-
公开(公告)号：KR1019950008260B1
公开(公告)日：1995-07-26
申请号：KR1019920025337
申请日：1992-12-24
IPC: H01L29/78
Abstract: The method prevents the parastic junction capacitance of p--region, which increases the puchthrough voltage, from becoming larger. The method comprises the steps of: forming a silicon oxide layer (29) of a thickness on the surface of wafer by thermal oxidation; forming a BSD by LPCVD and forming a side wall oxidation layer (30) on the side wall of the gate sequentially; forming p-type region (31) by the thermal diffusion of boron, which is included in the BSG, into Si substrate; wet etching the silicon oxide layer and forming a PSG of 30˜100nm thickness by the LPCVD sequentially; forming n--type region by the thermal diffusion of phosphorus, which is included in the PSG, into the Si subsrate; and forming an LDD (39), a source (40), and a drain (41) by ion implantation of arsenic.
Abstract translation: 该方法防止p型区域的parastic结电容增加puchthrough电压变大。 该方法包括以下步骤：通过热氧化在晶片的表面上形成厚度的氧化硅层（29）; 通过LPCVD形成BSD，并依次在门的侧壁上形成侧壁氧化层（30）; 通过BSG中包含的硼的热扩散形成p型区域（31）到Si衬底中; 湿法蚀刻氧化硅层并依次通过LPCVD形成30〜100nm厚度的PSG; 通过PSG中包含的磷的热扩散形成n型区域成Si沉降; 以及通过砷的离子注入形成LDD（39），源极（40）和漏极（41）。
-
公开(公告)号：KR1019940007663B1
公开(公告)日：1994-08-22
申请号：KR1019910024261
申请日：1991-12-24
IPC: H01L21/335 , H01L29/78
Abstract: The method manufactures LDD type MOS transistor which gate is overlapped with source and drai. The method comprises the steps of: (A) forming a field oxide layer (22), a gate oxide layer (23), and a n+ layer (24) sequentially; (B) forming a first silicon oxide layer (25) using VPCVD method and forming a first silicon nitride layer (26); (C) etching a first silicon oxide layer (25) and a first silicon nitride layer (26) to form a gate pattern and injecting phospherion; (D) forming a second silicon oxide layer and vaporizing a second silicon nitride layer (31); (E) etching a second silicon nitride layer (31), a polycrystal silicon (24) and a gate oxide layer (23) to form a gate region; (F) forming a third silicon oxide layer (37,38); and (G) etching silicon nitride layer (35) and silicon oxide layers (27,34,37,48).
Abstract translation: 该方法制造LDD型MOS晶体管，其栅极与源极和引线重叠。 该方法包括以下步骤：（A）依次形成场氧化物层（22），栅极氧化物层（23）和n +层（24）; （B）使用VPCVD法形成第一氧化硅层（25）并形成第一氮化硅层（26）; （C）蚀刻第一氧化硅层（25）和第一氮化硅层（26）以形成栅极图案并注入磷酸盐; （D）形成第二氧化硅层并汽化第二氮化硅层（31）; （E）蚀刻第二氮化硅层（31），多晶硅（24）和栅极氧化物层（23）以形成栅极区域; （F）形成第三氧化硅层（37,38）; 和（G）蚀刻氮化硅层（35）和氧化硅层（27,34,37,48）。
-
公开(公告)号：KR1019940016624A
公开(公告)日：1994-07-23
申请号：KR1019920025023
申请日：1992-12-22
IPC: H01L21/36
Abstract: 본 발명은 반도체 장치중에서 초고집적 반도체소자 제조방법에 관한 것으로, 특히 선택적으로 성장시킨 실리콘층을 도입하여, 극히 얕은 접합의 소오스/드레인을 갖는 반도체소자의 제조방법에 관한 것으로서, 실리콘 기판상에 필드 산화막을 형성하고, 아울러 필드 산화막 사이에 게이트 절연막과 게이트 전극용 다결정 실리콘막 및 측벽 산화막으로 된 게이트를 마스크로 사용하여 불순물 이온주입에 의한 소오스/드레인 접합 부분을 상기 실리콘 기판의 활성영역에 형성하는 공정과, 상기 소오스/드레인 접합부분상에 실리콘막을 형성한 다음 열처리를 하는 공정과, 상기 소오스/드레인 접합부분으로 불순물 이온을 주입하여 고농도 소오스/드레인 접합부분을 형성한 다음 열처리하는 공정을 포함하는 선택성장 실리콘층을 이용한 반도체소자의 제 방법.
-
-
-
Patent Agency Ranking
公开(公告)号：KR100280832B1
公开(公告)日：2001-04-02
申请号：KR1019970065335
申请日：1997-12-02
Applicant: 한국전자통신연구원
IPC: H01L21/027
Abstract: 본 발명은 노광 장비용 프로그래머블 마스크에 관한 것으로, 특히 전기적 신호에 의하여 광 개폐가 이루어지는 미세 소자가 마스크 상에 하나의 화소를 이루는 형태로 집적된 패턴 노광용 마스크에 관한 것이다.
반도체 집적회로의 미세회로 인쇄는 자외선 등을 노광 광원으로 이용하여 회로 패턴이 새겨진 인쇄회로 원판, 즉 마스크의 패턴을 축소시켜 투사하는 방식의 노광 인쇄장비를 주로 사용하고 있다. 그러나 이러한 방법에서는 십 여장 이상의 마스크가 필요하게 되며, 소자의 제작 종류가 많을 경우 이에 따른 노광용 마스크의 제작 기간 및 비용 소요가 큰 부담이 되고 있다.
본 발명에서는 미소 광 개폐 소자가 집적된 프로그래머블 마스크 상에서 직접 설계된 회로의 패턴을 구현시키고 이 패턴을 웨이퍼 등의 기판에 투사시켜 인쇄하는 방법을 제시한다.-
公开(公告)号：KR100282606B1
公开(公告)日：2001-03-02
申请号：KR1019980035644
申请日：1998-08-31
Applicant: 한국전자통신연구원
IPC: H01F21/00
Abstract: 본 발명은 전자소자 혹은 회로기판 내에 내장되는 수동소자 인덕터의 인덕턴스를 변화시킬 수 있는 가변 인덕터의 구조에 관한 것이다. 전자소자나 회로기판내에 제작되는 인덕터의 인덕턴스 값은 나선형의 경우에는 회전수에 비례하고 선형 인덕터의 경우에는 길이에 비례하므로 최대의 인덕턴스 값을 갖는 기본 인덕터에서 회전수나 길이가 상대적으로 짧은 지점에서 별도의 배선을 끌어내어 출력단과 연결하여 원하는 인덕턴스 값을 갖는 연결부분만 남겨 놓고 다른 연결배선은 기계적으로 절단시켜 인덕턴스 값을 조절 할 수 있도록 한 것이다. 이와 같은 내장형 가변 인덕터의 발명은 전자소자나 회로기판내에 내장되는 인덕터의 정확한 인덕턴스가 임의로 사용가능한 장점이 있다.
-
公开(公告)号：KR100249828B1
公开(公告)日：2000-04-01
申请号：KR1019970047574
申请日：1997-09-18
Applicant: 한국전자통신연구원
CPC classification number: H01L21/76856 , H01L21/28518 , H01L21/76841 , H01L21/76855
Abstract: 본 발명은 내화금속을 원재료로 하는 확산방지막의 형성방법에 관한 것으로서, 매우 얇은 두께의 내화 금속의 열변환에 의해 표면에서의 내화 금속 산화물의 형성을 최소화하면서, 표면의 이원계 질화물과 하부의 삼원계로 구성되는 확산방지특성이 우수한 2층 구조의 얇은 확산방지막을 형성하는 방법을 제공하는 것을 목적으로 하며, 고순도의 내화금속을 스퍼터 또는 열화학 증착 방법으로 얇게 형성하여 확산방지막의 원재료로 사용하고, 열화학 또는 이온주입 방법으로 내화금속 내부에 이온화된 질소 원자를 주입하고, 연속적인 열변환 공정에 의해 기판으로 사용하는 실리콘을 외향확산시켜 표면에 내화금속 질화물의 원계 확산방지막을 형성하고, 하부에 삼원계 확산방지막을 동시에 형성하여 얇은 두께를 유지하면서 효율적인 확산방지 특성� �� 갖는 확산방지막을 형성함으로써, 이온화된 질소 원자의 주입과 후속열처리에 의해 간편하게 이원계/삼원계의 2중의 확산방지막을 형성할 수 있어 공정의 단순화를 이룰 수 있으며, 얇은 두께의 내화금속 내부로 질소원자를 포화상태로 유지시켜 확산방지 특성이 우수한 얇은 두께의 삼원계의 확산방지막을 형성할 수 있는 효과가 있다.
-
公开(公告)号：KR100237000B1
公开(公告)日：2000-01-15
申请号：KR1019960041474
申请日：1996-09-21
Applicant: 한국전자통신연구원
IPC: H01L21/20
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
반도체 집적회로 제작 공정을 기반으로 한 표면 마이크로 머시닝 기술.
2. 발명이 해결하고자 하는 기술적 과제
희생층을 사용한 미소구조체를 제조할시, 희생산화막 제거로 인해 나타나는 미소구조체의 고착 현상을 방지하고자 함.
3. 발명의 해결 방법의 요지
희생층을 폴리실리콘막 상에 형성하고 희생층을 증기상 식각 방법으로 제거하여, 잔류물의 발생을 방지하는 동시에 희생층 제거로 인한 공간에 상부 구조체가 침몰하여 발생되는 고착현상을 방지한다.
4. 발명의 중요한 용도
MEMS(micro electro mechanical system) 제작 -
-
-
-
-
-
-
-
-
Search Results
121
records
(took 0.02 seconds)
