公开(公告)号：KR1020070059900A

公开(公告)日：2007-06-12

申请号：KR1020060074492

申请日：2006-08-08

Applicant: 한국전자통신연구원

Inventor： 전명심 ,  장문규 ,  김약연 ,  최철종 ,  박병철 ,  이성재

IPC: H01L21/335 ,  H01L29/872

Abstract: A schottky barrier tunnel transistor is provided to form a stable high-performance N-type schottky barrier tunnel transistor with a low schottky barrier with respect to electrons by forming a schottky junction on the (111) surface of a silicon by an anisotropic etch process. An insulation layer(20) is deposited on a substrate(10). A source/drain(30a,30b) is formed on the insulation layer. A channel(90) is formed between the source and the drain. A gate insulation layer(40) and a gate electrode(60) are sequentially formed on the channel. A sidewall insulation layer(50) is formed on both sidewalls of the gate insulation layer and the gate electrode. The interface of one of the source or drain and the channel has a (111) surface of silicon, and at least a part of the source/drain including the silicon (111) surface is silicidized by a predetermined metal material to be a schottky junction. The channel can be higher than the source/drain so that the interface has a slope.

Abstract translation: 提供肖特基势垒隧道晶体管，以通过各向异性蚀刻工艺在硅的（111）表面上形成肖特基结，形成相对于电子具有低肖特基势垒的稳定的高性能N型肖特基势垒隧道晶体管。 绝缘层（20）沉积在衬底（10）上。 源极/漏极（30a，30b）形成在绝缘层上。 在源极和漏极之间形成沟道（90）。 栅极绝缘层（40）和栅电极（60）依次形成在沟道上。 在栅极绝缘层和栅电极的两个侧壁上形成侧壁绝缘层（50）。 源极或漏极和沟道之一的界面具有硅的（111）表面，并且包括硅（111）表面的源极/漏极的至少一部分被预定的金属材料硅化为肖特基结 。 通道可以高于源极/漏极，以使界面具有斜率。

公开(公告)号：KR1020070059880A

公开(公告)日：2007-06-12

申请号：KR1020060059128

申请日：2006-06-29

Applicant: 한국전자통신연구원

Inventor： 안창근 ,  임기주 ,  백인복 ,  양종헌 ,  이성재

IPC: B82B3/00 ,  H01L21/28 ,  H01L29/06 ,  B82Y15/00

CPC classification number: H01L21/02601 ,  B82Y15/00 ,  H01L21/02554 ,  H01L21/28 ,  H01L21/30604 ,  H01L21/7806 ,  H01L29/0665 ,  H01L29/413

Abstract: A process for fabrication of a sensor having a nano-gap electrode is provided to form the sensor with excellent sensitivity compared to common detective sensors and to ensure integration and massive production of sensor devices by forming a laminate structure of metal electrode layer and intermediate oxide layer and adopting the structure for the nano-gap electrode sensor. The process includes the steps of: (a) partitioning top side of an oxide layer into first, second and third regions; (b) forming first metal electrode layer(20,60) on the first and second regions and preparing an intermediate oxide layer over the first metal electrode layer; (c) forming second metal electrode layer(40,80) on the first and third regions and preparing another intermediate oxide layer over the second metal electrode layer; (d) repeatedly performing the steps of (b) and (c) to laminate multiple metal electrode layers and the intermediate layers(30,50,70); (e) forming multiple channels to pass through all of the metal electrode layers and the intermediate layers; and (h) partially etching the intermediate oxide layers to form nano-gaps between the first and second metal electrode layers.

Abstract translation: 提供了具有纳米间隙电极的传感器的制造方法，以与常见的检测传感器相比形成具有优异灵敏度的传感器，并且通过形成金属电极层和中间氧化物层的层叠结构来确保传感器装置的集成和大量生产 并采用纳米间隙电极传感器的结构。 该方法包括以下步骤：（a）将氧化物层的顶侧划分成第一，第二和第三区域; （b）在第一和第二区域上形成第一金属电极层（20,60），并在第一金属电极层上制备中间氧化物层; （c）在第一和第三区域上形成第二金属电极层（40,80），并在第二金属电极层上制备另一个中间氧化物层; （d）重复执行步骤（b）和（c）以层叠多个金属电极层和中间层（30,50,70）; （e）形成多个通道以通过所有金属电极层和中间层; 和（h）部分地蚀刻中间氧化物层以在第一和第二金属电极层之间形成纳米间隙。

公开(公告)号：KR100699462B1

公开(公告)日：2007-03-28

申请号：KR1020050119010

申请日：2005-12-07

Applicant: 한국전자통신연구원

Inventor： 장문규 ,  이성재 ,  김약연 ,  최철종 ,  전명심

IPC: H01L29/812

CPC classification number: H01L29/458 ,  H01L29/517 ,  H01L29/66643

Abstract: A schottky barrier tunnel transistor and a method for manufacturing the same are provided to form silicide for manufacturing a device having a schottky barrier by performing an ion implantation process and a thermal process. A substrate(300) is prepared. An active silicon layer is formed on the substrate. A gate insulating layer(315) is formed on one region of the silicon layer. A gate electrode(320) is formed on the gate insulating layer. Ions are implanted into a source/drain region(330) of the silicon layer on which the gate insulating layer is not formed. A thermal process for the silicon layer containing the implanted ions is performed. A sidewall spacer is formed on sidewalls of the gate insulating layer and the gate electrode.

Abstract translation: 提供肖特基势垒隧道晶体管及其制造方法，以通过进行离子注入工艺和热处理来形成用于制造具有肖特基势垒的器件的硅化物。 制备基板（300）。 在衬底上形成有源硅层。 在硅层的一个区域上形成栅极绝缘层（315）。 栅电极（320）形成在栅极绝缘层上。 将离子注入到其中未形成栅极绝缘层的硅层的源极/漏极区域（330）中。 进行含有注入离子的硅层的热处理。 在栅极绝缘层和栅电极的侧壁上形成侧壁间隔物。

公开(公告)号：KR100659581B1

公开(公告)日：2006-12-20

申请号：KR1020050119225

申请日：2005-12-08

Applicant: 한국전자통신연구원

Inventor： 양종헌 ,  안창근 ,  임기주 ,  백인복 ,  조원주 ,  이성재

IPC: C30B29/06

Abstract: A method for crystallizing silicon, a thin film transistor manufactured by the same, and its manufacturing method are provided to improve electron mobility of the thin film transistor by metal-catalyst-induced crystallization. A crystalline filter(120) is formed on a substrate(100). A metal catalyst layer(130) is formed in the crystalline filter. A resist pattern having holes is formed on the substrate. The substrate is patterned along the resist pattern to form the crystalline filter of a well structure. An amorphous silicon layer(140) is deposited on the whole substrate including the crystalline filter. The substrate is thermally processed to crystallize the amorphous silicon layer by metal-catalyst-induced crystallization, so that electron mobility of a thin film transistor is improved.

Abstract translation: 提供一种用于使硅结晶的方法及由其制造的薄膜晶体管及其制造方法，以通过金属 - 催化剂诱导的结晶来改善薄膜晶体管的电子迁移率。 晶体滤波器（120）形成在衬底（100）上。 金属催化剂层（130）形成在晶体滤波器中。 在基板上形成具有孔的抗蚀剂图案。 沿着抗蚀剂图案图案化衬底以形成阱结构的晶体滤波器。 在包括晶体滤波器的整个基板上沉积非晶硅层（140）。 对基板进行热处理以通过金属 - 催化剂诱导的结晶使非晶硅层结晶，从而提高薄膜晶体管的电子迁移率。

公开(公告)号：KR100601053B1

公开(公告)日：2006-07-19

申请号：KR1020050034030

申请日：2005-04-25

Applicant: 한국전자통신연구원

Inventor： 양종헌 ,  백인복 ,  임기주 ,  안창근 ,  조원주 ,  이성재

IPC: H01L21/336

Abstract: 충돌 이온화를 이용한 트랜지스터 및 그 제조 방법을 제시한다. 본 발명에 따르면, 반도체 기판 상에 게이트 유전막, 게이트 및 제1 및 제2 측벽 스페이서를 형성하고, 반도체 기판에 불순물을 경사 이온 주입하여 게이트 및 제1 및 제2스페이서에 마스킹(masking)되어 제1스페이서로부터 이격된 제1불순물층 및 제2스페이서 아래에 중첩되게 연장된 제2불순물층을 형성한다. 상호 간의 사이의 반도체 기판 영역을 이온화 영역으로 설정하는 소스 및 드레인을 제1 및 제2스페이서에 각각 자기 정렬되게 반도체 기판 상에 형성한다. 이때, 소스가 이온화 영역과 쇼트키 접합(schottky junction)을 이루게 제1금속 실리사이드막을 포함하여 형성되고, 드레인이 제2스페이서 아래에 중첩되는 제2불순물층 부분 및 제2불순물층 영역과 저항성 접촉(ohmic contact)을 이루게 제2스페이서에 정렬되는 제2실리사이드막을 포함하여 형성된다.
충돌 이온화, 애벌랜치 항복, 실리사이드, 쇼트키 장벽, 비대칭 소스 드레인

公开(公告)号：KR100590765B1

公开(公告)日：2006-06-15

申请号：KR1020030091886

申请日：2003-12-16

Applicant: 한국전자통신연구원

Inventor： 오지훈 ,  양종헌 ,  임기주 ,  안창근 ,  조원주 ,  이성재

IPC: H01L21/20

Abstract: SOI 소자를 구현하는 데 있어서 채널에서 자기가열 현상에 의하여 발생되는 열의 분산 능력이 우수한 MOSFET 소자 및 그 제조 방법에 관하여 개시한다. 본 발명에 따른 MOSFET 소자는 기판상에 형성된 메사형 활성 영역과, 상기 기판과 상기 활성 영역과의 사이에 개재되어 있는 매몰 산화막과, 상기 활성 영역 및 상기 매몰 산화막의 주위를 포위하도록 형성되며 상기 매몰 산화막 보다 더 큰 열전도도를 가지는 소자분리 영역을 포함한다. 상기 활성 영역 위에는 게이트가 형성되고, 상기 활성 영역과 상기 게이트와의 사이에는 게이트 절연막이 개재되어 있다. 상기 게이트의 양측에서 상기 활성 영역 내에는 소스/드레인 영역이 형성되어 있다.
SOI, 열전도도, 싱크, 소자분리 영역,매몰 산화막, 채널

公开(公告)号：KR100516153B1

公开(公告)日：2005-09-21

申请号：KR1020030091335

申请日：2003-12-15

Applicant: 한국전자통신연구원

Inventor： 오지훈 ,  양종헌 ,  임기주 ,  안창근 ,  조원주 ,  이성재

IPC: H01L21/335

Abstract: SOI 기판을 이용한 극소 채널의 SOI 모스펫(MOSFET) 소자의 제조방법을 제공한다. 본 발명은 HSQ(hydrogen silsesquioxane)막의 리플로우(reflow) 공정을 이용하여 엘리베이티드 소스/드레인(ESD, elevated source/drain)을 형성하고, 저유전율의 절연막을 층간 절연막으로 형성한다. 이에 따라, 본 발명은 저저항의 소스/드레인 및 저유전율의 층간 절연막과 매우 얇은 두께의 실리콘 채널층을 갖는 SOI 기판을 사용함으로 단채널 효과를 억제할 수 있고 구동 능력이 향상되고 RC 지연 시간이 향상된 저전력 및 고속 동작의 SOI 모스펫 소자를 제조할 수 있다.

公开(公告)号：KR100503427B1

公开(公告)日：2005-07-22

申请号：KR1020030075228

申请日：2003-10-27

Applicant: 한국전자통신연구원

Inventor： 신재헌 ,  장문규 ,  김약연 ,  이성재

IPC: H01L21/336 ,  B82Y40/00

Abstract: 본 발명의 나노크기의 반도체소자의 전극제조방법에 의하면, 실리콘기판, 매몰절연막 및 실리콘막이 순차적으로 적층된 구조물을 마련하고, 이어서 실리콘막을 패터닝하여 매몰절연막의 일부 표면만을 덮는 실리콘막패턴을 형성한다. 다음에 실리콘막패턴 및 매몰절연막의 노출표면 위에 절연막을 형성하고, 그 절연막 위에 실리콘막패턴과 교차하는 바 형태의 마스크막패턴을 형성한다. 다음에 그 마스크막패턴을 식각마스크로 한 식각공정으로 절연막의 일부를 제거하여 실리콘막패턴의 일부표면을 노출시키는 절연막패턴을 형성한다. 다음에 마스크막패턴을 제거하고 전면에 금속막을 형성한다. 다음에 금속막과 실리콘막패턴이 접하는 부분에 금속실리사이드막을 형성하고,나머지 부분에 남아있는 금속막을 제거한다. 그리고 절연막패턴 및 실리콘막패턴을 순차적으로 제거하여 금속실리사이드막을 상호 이격되도록 하여 각각 제1 전극 및 제2 전극으로 사용한다.

公开(公告)号：KR1020050062020A

公开(公告)日：2005-06-23

申请号：KR1020030093683

申请日：2003-12-19

Applicant: 한국전자통신연구원

Inventor： 조원주 ,  양종헌 ,  임기주 ,  안창근 ,  오지훈 ,  이성재

IPC: H01L29/78

Abstract: 이중 게이트 전극을 구비하는 모스펫 소자 및 그 제조방법을 제공한다. 본 발명의 모스펫 소자는 단결정 실리콘층에 형성된 소스/드레인 영역과 그 사이에 형성된 채널 영역과, 상기 채널 영역 상의 일부에 형성되고, 주 게이트 절연막 및 주 게이트 전극으로 구성된 주 게이트 스택과, 상기 주 게이트 스택의 양측벽, 상기 채널 영역의 일부 및 소스/드레인 영역 상에 형성되고, 확장부 형성 게이트 절연막 및 확장부 형성 게이트 전극으로 구성된 확장부 형성 게이트 스택을 포함하여 이루어진다. 본 발명의 모스펫 소자는 상기 확장부 형성 게이트 전극을 통하여 상기 주 게이트의 양측 하부에 소스/드레인 확장부를 전기적으로 형성할 수 있어 단채널 효과 억제에 유리하고 구동 능력을 향상시킬 수 있다.

公开(公告)号：KR1020050060302A

公开(公告)日：2005-06-22

申请号：KR1020030091886

申请日：2003-12-16

Applicant: 한국전자통신연구원

Inventor： 오지훈 ,  양종헌 ,  임기주 ,  안창근 ,  조원주 ,  이성재

IPC: H01L21/20

Abstract: SOI 소자를 구현하는 데 있어서 채널에서 자기가열 현상에 의하여 발생되는 열의 분산 능력이 우수한 MOSFET 소자 및 그 제조 방법에 관하여 개시한다. 본 발명에 따른 MOSFET 소자는 기판상에 형성된 메사형 활성 영역과, 상기 기판과 상기 활성 영역과의 사이에 개재되어 있는 매몰 산화막과, 상기 활성 영역 및 상기 매몰 산화막의 주위를 포위하도록 형성되며 상기 매몰 산화막 보다 더 큰 열전도도를 가지는 소자분리 영역을 포함한다. 상기 활성 영역 위에는 게이트가 형성되고, 상기 활성 영역과 상기 게이트와의 사이에는 게이트 절연막이 개재되어 있다. 상기 게이트의 양측에서 상기 활성 영역 내에는 소스/드레인 영역이 형성되어 있다.