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公开(公告)号：KR1020010057824A
公开(公告)日：2001-07-05
申请号：KR1019990061235
申请日：1999-12-23
Applicant: 한국전자통신연구원
IPC: H01L21/764
Abstract: PURPOSE: A method for manufacturing a vacuum cavity micro structure on a silicon substrate is provided to form a planarized vacuum cavity micro structure having various sizes and depths on the surface of the silicon substrate without contamination of the substrate. CONSTITUTION: A plurality of trenches are formed in a reserved cavity formation region of a silicon substrate(201). The trench structure in the cavity formation region is selectively and thermally oxidized, in which a plurality of micro pores for easy penetration of etchant is formed in a previously-formed thermal oxide layer. A sacrificial oxide layer pattern is formed to cover the upper portion of the trench structure. A membrane preform material layer for forming a membrane(203) to shield the upper portion of a cavity, is deposited on the resultant structure. The membrane preform material layer is selectively etched to expose a part of the edge of the sacrificial oxide layer pattern. The sacrificial oxide layer pattern and the thermal oxide layer are eliminated to form the cavity while using the corner portion of the exposed sacrificial oxide layer pattern as a start point of etching. A sealing material layer is formed on the resultant structure in a vacuum atmosphere to form a vacuum cavity(202) shielded by the membrane and the sealing material.
Abstract translation: 目的：提供一种在硅衬底上制造真空腔微结构的方法，以在硅衬底的表面上形成具有不同尺寸和深度的平面化真空腔微结构，而不会污染衬底。 构成：在硅衬底（201）的保留空腔形成区域中形成多个沟槽。 空腔形成区域中的沟槽结构被选择性地和热氧化，其中在预先形成的热氧化物层中形成多个易于渗入蚀刻剂的微孔。 形成牺牲氧化物层图案以覆盖沟槽结构的上部。 用于形成用于屏蔽空腔的上部的膜（203）的膜预制材料层沉积在所得结构上。 选择性地蚀刻膜预制件材料层以暴露牺牲氧化物层图案的边缘的一部分。 消除牺牲氧化物层图案和热氧化物层以形成空腔，同时使用暴露的牺牲氧化物层图案的角部作为蚀刻的起点。 在真空气氛中在所得结构上形成密封材料层，以形成由膜和密封材料屏蔽的真空腔（202）。
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公开(公告)号：KR1020010017855A
公开(公告)日：2001-03-05
申请号：KR1019990033590
申请日：1999-08-16
Applicant: 한국전자통신연구원
IPC: H03H9/54
CPC classification number: H03H9/54 , H03H9/0095 , H03H9/564 , H03H9/566
Abstract: PURPOSE: An electrical signal processing filter is provided to utilize a micro structure enabling the signal processing in an RF band required for a wireless telecommunication. CONSTITUTION: The electrical signal processing filter using micro structure comprises a piezoelectric film(31), upper signal/ground electrodes(32,33), lower signal/ground electrodes(34,35) and a supporter(38). The piezoelectric film(31) converts an input electrical signal into a pressure wave. The signal/ground electrodes(32,33) are respectively connected to upper signal/ground electrode pads(321,331) formed on the film(31). The lower signal/ground electrodes(34,35) are respectively connected to lower signal/ground electrode pads(341,351) formed under the film(31). The supporter(38) supports the piezoelectric film(31).
Abstract translation: 目的：提供电信号处理滤波器以利用能够在无线电信所需的RF频带中进行信号处理的微结构。 构成：使用微结构的电信号处理滤波器包括压电膜（31），上信号/接地电极（32,33），下信号/接地电极（34,35）和支架（38）。 压电薄膜（31）将输入的电信号转换为压力波。 信号/接地电极（32,33）分别连接到形成在胶片（31）上的上信号/接地电极焊盘（321,331）。 下信号/接地电极（34,35）分别连接到形成在膜（31）下面的下信号/接地电极焊盘（341,351）。 支撑体（38）支撑压电薄膜（31）。
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公开(公告)号：KR100276429B1
公开(公告)日：2000-12-15
申请号：KR1019980036777
申请日：1998-09-07
Applicant: 한국전자통신연구원
IPC: H01L29/84
CPC classification number: B81C1/00301 , B81B2207/096 , H01L21/76838 , H01L2224/48465 , H01L2924/10253 , H01L2924/00
Abstract: Provided is a method of fabricating a vacuum micro-structure, which is used for an element operating in a vacuum, the method comprising the steps of: (1) entirely etching an epitaxial layer of a silicon substrate having an SOI structure including an upper silicon epitaxial layer, an interlevel insulating layer and a lower silicon bulk layer to form two electrode structures and a floating vibratory structure, and encapsulating them with a vacuum sealing substrate in a vacuum; and (2) etching the silicon substrate having the SOI stricture from the back side to the interlevel insulating layer to open the electrode structures, and forming a metal electrode.
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公开(公告)号：KR100249790B1
公开(公告)日：2000-03-15
申请号：KR1019970070302
申请日：1997-12-19
Applicant: 한국전자통신연구원
IPC: H01L21/027
Abstract: 본 발명은 진공 밀봉이 요구되는 멤즈 소자의 형성시, 웨이퍼위에 형성된 모든 소자를 한꺼번에 진공 밀봉하고 또한 진공 성능을 높일 수 있는 진공 밀봉 방법을 사용하는 멤즈 소자의 제조 방법을 제공한다.
SOI 하부 실리콘(21)상에 절연 산화막(22)과 상부 실리콘(23)을 증착하고, 상부 실리콘 및 절연 산화막을 식각하여 트랜치(27)를 형성하는 것에 의해 가동 구조체(24)와 실리콘 전극(25)을 형성하여 멤즈소자의 영역을 정의하고, 실리콘 전극(25)상에 절연막(32)과 완충막(33)을 개재한 금속배선(34)을 형성한 후, 가동 구조체(24)의 영역을 제외한 전 표면상에 평탄화된 접착용 산화막(35)을 형성하고, 가동구조체(24)의 하부의 절연 산화막(22)과 실리콘 전극(25)측면의 트랜치 내부의 절연막(32)을 제거하여 멤즈소자 구조체을 정의한 후, 진공상태에서 유리기판(38)을 접착용 산화막(35)에 진공상태에서 접착하여 가동구조체(24) 및 실리콘 전극(25)이 진공상태에 있는 멤즈소자를 제조한다.-
公开(公告)号：KR100236934B1
公开(公告)日：2000-01-15
申请号：KR1019970049653
申请日：1997-09-29
Applicant: 한국전자통신연구원
IPC: H01L29/82
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
멤즈 소자의 형성 방법.
2. 발명이 해결하고자 하는 기술적 과제
진공 밀봉이 요구되는 멤즈 소자의 형성시, 웨이퍼 위에 형성된 모든 소자를 한꺼번에 진공 밀봉하고 또한 진공 성능을 높일 수 있는 진공 밀봉 방법을 사용하여 제조된 멤즈 소자의 형성 방법을 제공하고자 함을 그 목적으로 한다.
3. 발명의 해결 방법의 요지
하부 기판 상에 절연막, 상부 기판을 형성한후, 상기 상부 기판 및 절연막의 선택적 식각으로 상기 하부 기판을 다수군데 노출시키는 단계; 상기 노출된 하부 기판을 메우는 희생막 패턴을 형성하되, 적어도 상기 노출된 하부 기판중 두군데를 연결하여 이루어지는 희생막 패턴을 형성하는 단계; 상기 희생막 패턴 상부에 제1밀봉 박막을 형성하는 단계; 상기 제1밀봉 박막에 상기 희생부 패턴의 끝부분과, 상기 상부 기판을 노출시키는 다수의 콘택홀을 형성하는 단계; 상기 콘택홀을 통하여 상기 희생막 패턴을 완전히 제거하는 단계; 및 상기 콘택홀 및 제1밀봉 박막을 덮는 제2밀봉 박막을 형성하는 단계를 포함하여 이루어진다.-
Patent Agency Ranking
公开(公告)号：KR100160580B1
公开(公告)日：1999-02-01
申请号：KR1019950051463
申请日：1995-12-18
Applicant: 한국전자통신연구원
IPC: H01L21/306
Abstract: 본 발명은 경사진 단면구조를 갖는 실리콘 질화막의 습식식각방법에 관한 것으로서, 저압화학증착 방법에 의해 증착된 실리콘 기판 위의 실리콘 질화막 상부에 질화막 패턴식각용 마스킹 박막으로써 알루미늄박막을 증착하는 제1단계와; 상기 제1단계의 알루미늄박막 상부에 포토레지스트 공정으로 식각패턴을 형성하고, 상기 실리콘 질화막의 식각시킬 소정부분의 상부의 알루미늄박막을 습식 또는 건식식각하여 제거하는 제2단계와; 경사진 질화막 식각단면을 얻기 위하여 상기 알루미늄박막을 식각 마스킹용 박막으로 하여 온도 50-70도에서 글리세린이 함유된 암모늄플루오라이드용액에 의해 질화막을 습식 식각하는 제3단계와; 상기 제3단계의 수행 후 질화막 식각용 마스킹 박막으로 사용한 잔유 알루미늄박막을 알루미늄 에칭용액으로 제거하는 제4단계를 포함하여 이루어지며, 암모늄 플루오라이드 용액내 글리세린 함유량과 식각 용액의 사용온도에 따라 질화막의 단면 경사각 조정과 식각율을 조정할 수 있는 공정상의 장점을 가지며, 질화막의 식각속도는 분당 수백에서 수천 옹그스트롬의 높은 식각율을 유지할 수 있고, 실리콘 기판은 거의 손상되지 않는 특성을 갖으며, 마이크로머신, 광 유도장치 등 실리콘 기판을 이용한 질화막패턴의 경사진 단면구조 구현시 매우 유용하다.
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公开(公告)号：KR1019930008525A
公开(公告)日：1993-05-21
申请号：KR1019910018987
申请日：1991-10-28
IPC: G03F7/26
Abstract: 본 발명은 반도체장치를 제조하는 방법으로 실리콘산화막의 경사진 식각단면을 간단하게 형성하는 습식식각방법에 관한 것이다.
본 발명은 열적산화막(2)을 식각하기 위한 식각용액으로서 NH
4 F와 HF의 혼합비가 6 : 1 혹은 7 : 1인 BHF(Buffered HF) 용액에 에탄올(C
2 H
5 OH : 99.8%)을 상기 BHF용액 용적의 1% 내지 7%로 혼합한 에탄올 첨가 BHF용액을 사용하여 습식식각함으로서 종래의 경사진식각단면을 얻기 위한 추가공정의 소요 및 재현성의 문제 등을 해결하고 고내압소자, 다층배선소자 등의 반도체장치 제작시 산화막 상층에 적층되는 각종 박막의 스텝커버리지(step coverage)를 향상시킨다.
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