公开(公告)号：DE102013102893B4

公开(公告)日：2018-01-25

申请号：DE102013102893

申请日：2013-03-21

Applicant: INFINEON TECHNOLOGIES AG

Inventor： FUERGUT EDWARD ,  HOSSEINI KHALIL ,  MAHLER JOACHIM

IPC: H01L21/60 ,  H01L21/56 ,  H01L21/58 ,  H01L23/48

Abstract: Verfahren zum Verkapseln eines elektronischen Schaltkreises, das Verfahren aufweisend: • Anordnen eines elektronischen Schaltkreises (104) und eines vorgefertigten Metallblockes (106) benachbart zueinander auf einem Träger (334); • Anordnen einer Abdeckungsstruktur (336) über dem Metallblock (106) und dem elektronischen Schaltkreis (104) auf einer Seite gegenüberliegend dem Träger (334); • Einfügen eines Verkapselungsmaterials (108) zwischen dem Metallblock (106) und dem elektronischen Schaltkreis (104); • Entfernen der Abdeckungsstruktur (336) und des Trägers (334); und • Befestigen eines ersten Leiterrahmens (112) auf mindestens einer ersten Seite des elektronischen Schaltkreises (104) mittels eines elektrisch leitfähigen Mediums (1321) derart, dass der erste Leiterrahmen (112) elektrisch mindestens einen ersten Kontakt des elektronischen Schaltkreises (104) und den Metallblock (106) kontaktiert; und • Befestigen eines zweiten Leiterrahmens (118) auf mindestens einer zweiten Seite (124) des elektronischen Schaltkreises (104) mittels eines elektrisch leitfähigen Mediums (1322) derart, dass der zweite Leiterrahmen (118) elektrisch mindestens einen zweiten Kontakt (122) des elektronischen Schaltkreises (104) und den Metallblock (106) kontaktiert, • wobei die zweite Seite (124) gegenüberliegend der ersten Seite (116) ist, und • wobei das Befestigen des ersten Leiterrahmens (112) und das Befestigen des zweiten Leiterrahmens (118) in einem parallelen Prozess durchgeführt werden, so dass der elektronische Schaltkreis (104) und der Metallblock (106) sandwichartig von den Leiterrahmen (112, 118) eingeschlossen sind, wobei das elektrisch leitfähige Medium (1321, 1322) jeweils ein intermetallisches Phasensystem oder eine Sinterverbindung mit den Leiterrahmen (112, 118) bildet; wobei das Befestigen des ersten Leiterrahmens (112) und das Befestigen des zweiten Leiterrahmens (118) aufweist: • sandwich-artiges Anordnen der nach dem Entfernen des Trägers (334) und der Abdeckstruktur (336) verbleibenden verkapselten Struktur (338) zwischen dem ersten und dem zweiten Leiterrahmen (112, 118); • Anordnen von elektrisch leitfähigem Medium (1321, 1322) zwischen der verkapselten Struktur (338) und dem ersten (112) Leiterrahmen und Anordnen von elektrisch leitfähigem Medium (1321, 1322) zwischen der verkapselten Struktur (338) und dem zweiten Leiterrahmen (118); und • Zusammenpressen des ersten Leiterrahmens (112) und des zweiten Leiterrahmens (118).

公开(公告)号：DE102012111177B4

公开(公告)日：2017-07-06

申请号：DE102012111177

申请日：2012-11-20

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HOSSEINI KHALIL ,  MAHLER JOACHIM ,  PRUECKL ANTON

IPC: H01L25/16 ,  H01L21/58 ,  H01L23/043 ,  H01L23/28 ,  H01L23/492

Abstract: Chipträger (102) aufweisend: • eine Chipträgeroberfläche (104), eingerichtet, so dass ein erster Chip (106) von einer ersten Chipunterseite (108) getragen ist, wobei eine erste Chipoberseite (112) des ersten Chips (106) über der Chipträgeroberfläche (104) eingerichtet ist; und • mindestens eine Aussparung (114), die sich von der Chipträgeroberfläche (104) in den Chipträger (102) hinein erstreckt, wobei der Chipträger (102) eingerichtet ist, so dass eine elektrische Verbindung mit der ersten Chipunterseite (108) besteht; • wobei die mindestens eine Aussparung (114) eingerichtet ist, so dass ein zweiter Chip (116) von einer zweiten Chipunterseite (118) getragen ist, wobei eine zweite Chipoberseite (122) des zweiten Chips (116) im Wesentlichen eben mit der ersten Chipoberseite (112) ist, ferner aufweisend: • ein anhaftendes oder klebendes Material (124), gebildet über einer Unterseite der Aussparung (126), wobei der zweite Chip (116) über dem anhaftenden oder klebenden Material (124) gebildet ist; und • wobei das anhaftende oder klebende Material (124) ferner eingerichtet ist, so dass der zweite Chip (116) von den mehreren Seiten der Aussparung (128a, 128b) elektrisch isoliert ist, und wobei das Niveau des anhaftenden oder klebenden Materials das Niveau der Chipträgeroberfläche überschreitet, so dass der erste Chip lediglich seitlich vom anhaftenden oder klebenden Material berührend umgeben ist.

公开(公告)号：DE102011123040B3

公开(公告)日：2017-03-09

申请号：DE102011123040

申请日：2011-04-04

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HOSSEINI KHALIL

IPC: H01L21/56 ,  H01L21/304 ,  H01L21/60 ,  H01L23/31 ,  H01L23/48

Abstract: Verfahren zum Ausbilden eines Halbleiterbauelements, das Folgendes aufweist: • Bereitstellen eines Systemträgers (202) über einem Träger (200), wobei der Systemträger (202) ein Lead Frame mit mehreren Lead Frame-Verbindungselementen ist; • Bereitstellen mindestens eines Halbleiterchips (208) auf dem Systemträger (202), wobei der Halbleiterchip (208) ein Leistungstransistor ist, der eine erste Elektrode und eine zweite Elektrode aufweist, wobei die erste Elektrode elektrisch an ein erstes Lead Frame-Verbindungselement der mehreren Lead Frame-Verbindungselemente gekoppelt wird, wobei die zweite Elektrode elektrisch an ein zweites Lead Frame-Verbindungselement der mehreren Lead Frame-Verbindungselemente gekoppelt wird; • Kapseln des mindestens einen Halbleiterchips (208) mit einem Kapselungsmaterial (220); • Reduzieren der Dicke des mindestens einen gekapselten Halbleiterchips (208) und des Kapselungsmaterials (220), so dass dadurch eine Oberfläche (219) des ersten Lead Frame-Verbindungselements und eine Oberfläche (219) des zweiten Lead Frame-Verbindungselements exponiert werden und die Oberflächen koplanar mit dem Kapselungsmaterial (220) reduzierter Dicke sind, so dass dadurch Durchverbindungen in dem Kapselungsmaterial (220) gebildet werden; und • Ausbilden mindestens eines elektrischen Kontaktelements (238) über dem mindestens einen Halbleiterchip (208) und der mindestens einen Durchverbindung.

公开(公告)号：DE102005058654B4

公开(公告)日：2015-06-11

申请号：DE102005058654

申请日：2005-12-07

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HOSSEINI KHALIL ,  MAHLER JOACHIM DR ,  RIEDL EDMUND DIPL ING ,  GALESIC IVAN DR ,  RÖSL KONRAD

IPC: H01L21/60 ,  H01L21/58

Abstract: Verfahren zum flächigen Fügen von Komponenten (1, 2) von Halbleiterbauelementen mittels Diffusionsfügen, wobei das Verfahren folgende Verfahrensschritte aufweist: – Herstellen von einer Basiskomponente (1) und einer zu fügenden Komponente (2) von Halbleiterbauelementen, die zu fügende Seiten (4, 5) aufweisen, mit einer Oberseite (4) einer Basiskomponente (1) und einer Rückseite (5) einer auf der Basiskomponente (1) zu fügenden Komponente (2); – Aufbringen von Schichten aus Fügematerial auf die Oberseite (4) der Basiskomponente (1) und die Rückseite (5) der zu fügenden Komponente (2), wobei die Schichten auf Halbleiterwafern und/oder Halbleiterchipträgern aufgebracht werden, bevor diese zu einzelnen Komponenten von Halbleiterbauelementen aufgetrennt werden; wobei auf der Oberseite (4) der Basiskomponente (1) ein Schichtaufbau aus einer Kupferschicht mit einer Dicke dCu in Mikrometern von 10 μm ≤ dCu ≤ 20 μm, einer Nickel/Phosphorschicht mit einem Phosphorgehalt VPh von 3 Vol.% ≤ VPh ≤ 8 Vol.% und einer Dicke dNiP von 2 μm ≤ dNiP ≤ 5 μm, einer Palladiumschicht (Pd) mit einer Dicke dPa in Nanometern von 100 nm ≤ dPa ≤ 500 nm und einer Goldschicht (Au) mit einer Dicke dG von 40 nm ≤ dG ≤ 100 nm abgeschieden wird, wobei zunächst die Kupferschicht und am Schluss die Goldschicht aufgebracht werden, und wobei auf der Rückseite (5) der zu fügenden Komponente (2) ein Schichtaufbau aus einer Aluminiumschicht (Al) mit einer Dicke dAl in Nanometern von 400 nm ≤ dAl ≤ 800 nm, einer ersten Titanschicht (Ti1) mit einer Dicke dTi1 von 400 nm ≤ dTi1 ≤ 800 nm, einer Nickelschicht mit einer Dicke dNi von 50 nm ≤ dNi ≤ 100 nm, einer zweiten Titanschicht (Ti2) mit einer Dicke dTi2 von 2 nm ≤ dTi2 ≤ 5 nm, einer Silberschicht (Ag) mit einer Dicke dAg von 100 nm ≤ dAg ≤ 1000 nm und einer Gold/Zinnschicht (AuSn) mit 80 Au/20 Sn und einer Dicke dGsn in Mikrometern von 0,9 μm ≤ dGsn ≤ 2,0 μm abgeschieden wird, wobei zunächst die Aluminiumschicht (Al) und am Schluss die Gold/Zinnschicht (AuSn) aufgebracht werden, – Diffusionsfugen mittels Einbringen der aufeinander zu fügenden Komponenten (1, 2) in eine reduzierende Atmosphäre; – Ausrichten der Oberseite (4) der Basiskomponente (1) und der Rückseite (5) der zu fügenden Komponente (2) aufeinander; – mechanisches Aufbringen eines Kompressionsdruckes (DK) auf die ausgerichteten Komponenten (1, 2); – Aufheizen der aufeinander gepressten Komponenten (1, 2) in einer reduzierenden Atmosphäre (3) auf eine Diffusionsfügetemperatur (TD) von 250°C ≤ TD ≤ 400°C für eine isotherme Erstarrung.

公开(公告)号：DE102014113376A1

公开(公告)日：2015-03-19

申请号：DE102014113376

申请日：2014-09-17

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HOSSEINI KHALIL ,  KALZ FRANZ-PETER ,  MAHLER JOACHIM ,  VOELTER JOACHIM ,  WOMBACHER RALF

IPC: H01L21/56 ,  H01L21/60 ,  H01L23/28 ,  H01L25/07

Abstract: Es wird ein Verfahren zum Herstellen eines Chip-Package (10, 12) bereitgestellt. Das Verfahren kann ein elektrisches Kontaktieren mindestens eines ersten Chips (18), wobei der erste Chip (18) eine erste Seite und eine zweite Seite gegenüber der ersten Seite enthält, mit seiner zweiten Seite mit einem elektrisch leitenden Träger (16) enthalten. Eine Isolierschicht (24) wird über mindestens einem Teil des elektrisch leitenden Trägers (16) und über mindestens einem Teil der ersten Seite des ersten Chips (18) gebildet (S6). Mindestens ein zweiter Chip (28) ist über der Isolierschicht (24) angeordnet (S8). Ein Einkapselungsmaterial (30) ist über dem ersten Chip (18) und dem zweiten Chip (28) gebildet (S10). Elektrische Kontakte (32) werden durch das Einkapselungsmaterial (30) zu mindestens einem Kontakt (20, 22) des mindestens einen ersten Chips (18) und zu mindestens einem Kontakt des mindestens einen zweiten Chips (28) gebildet (S12).

公开(公告)号：DE102013110541A1

公开(公告)日：2014-03-27

申请号：DE102013110541

申请日：2013-09-24

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HOSSEINI KHALIL ,  MAHLER JOACHIM ,  MAUDER ANTON

IPC: H01L23/29 ,  H01L21/58 ,  H01L21/768 ,  H01L23/50

Abstract: Bereitgestellt ist eine integrierte Schaltung, die Folgendes aufweist: einen Träger, der zumindest ein elektronisches Bauteil und zumindest eine Kontaktfläche, die auf einer ersten Seite des Trägers angeordnet ist, aufweist, wobei das zumindest eine elektronische Bauteil mit der zumindest einen Kontaktfläche elektrisch verbunden ist; eine anorganische Materialschicht, die mittels Waferbonden mit der ersten Seite des Trägers verbunden ist, wobei der Träger einen ersten Wärmeausdehnungskoeffizienten aufweist, und wobei die anorganische Materialschicht einen zweiten Wärmeausdehnungskoeffizienten aufweist, wobei der zweite Wärmeausdehnungskoeffizient einen Unterschied von weniger als 100% zum ersten Wärmeausdehnungskoeffizienten aufweist; und zumindest eine Durchkontaktierung, die durch die anorganische Materialschicht ausgebildet ist, wobei die zumindest eine Durchkontaktierung mit der zumindest einen Kontaktfläche in Kontakt ist.

公开(公告)号：DE102013108354A1

公开(公告)日：2014-02-13

申请号：DE102013108354

申请日：2013-08-02

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HOSSEINI KHALIL ,  MAHLER JOACHIM ,  NIKITIN IVAN ,  BEER GOTTFRIED

IPC: H01L23/495 ,  H01L21/58 ,  H01L21/60 ,  H01L23/14 ,  H05K3/34

Abstract: Ein Halbleiterbauelement enthält einen elektrisch leitenden Träger und einen über dem Träger angeordneten Halbleiterchip. Das Halbleiterbauelement enthält auch eine zwischen dem Träger und dem Halbleiterchip bereitgestellte poröse Diffusionslotschicht.

公开(公告)号：DE102013102786A1

公开(公告)日：2013-09-19

申请号：DE102013102786

申请日：2013-03-19

Applicant: INFINEON TECHNOLOGIES AG

Inventor： FUERGUT EDWARD ,  HOSSEINI KHALIL ,  MAHLER JOACHIM

IPC: H01L21/60 ,  H01L21/98 ,  H01L23/50

Abstract: Bei einer Ausführungsform beinhaltet ein Verfahren zum Ausbilden eines Halbleiterpackage das Platzieren eines ersten Die und eines zweiten Die über einem Träger. Der erste und/oder der zweite Die ist mit einem Kapselungsmaterial bedeckt, um ein Kapselungsmittel mit einer oberen Oberfläche und einer gegenüberliegenden unteren Oberfläche auszubilden. Das Kapselungsmittel wird von der unteren Oberfläche aus verdünnt, um eine erste Oberfläche des ersten Die zu exponieren, ohne den zweiten Die zu exponieren. Die exponierte erste Oberfläche des ersten Die wird selektiv geätzt, um eine zweite Oberfläche des ersten Die zu exponieren. Eine rückseitige leitende Schicht wird ausgebildet, um die erste Oberfläche zu kontaktieren. Der zweite Die ist von der rückseitigen leitenden Schicht durch einen ersten Abschnitt des Kapselungsmittels getrennt.

公开(公告)号：DE102012111177A1

公开(公告)日：2013-05-23

申请号：DE102012111177

申请日：2012-11-20

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HOSSEINI KHALIL ,  MAHLER JOACHIM ,  PRUECKL ANTON

IPC: H01L25/16 ,  H01L21/50 ,  H01L23/043 ,  H01L23/28

Abstract: Verschiedene Ausführungsformen stellen einen Chipträger (102) bereit, der eine Chipträgeroberfläche (104) aufweist, eingerichtet, so dass ein erster Chip (106) von einer ersten Chipunterseite (108) getragen wird; und mindestens eine Aussparung (114), die sich von der Chipträgeroberfläche (104) in den Chipträger (102) hinein erstreckt, wobei die mindestens eine Aussparung (114) eingerichtet ist, so dass ein zweiter Chip (116) von einer zweiten Chipunterseite (118) getragen wird, wobei eine zweite Chipoberseite (122) des zweiten Chips (116) im Wesentlichen eben mit der ersten Chipoberseite (112) ist. Der zweite Chip (116) ist von dem Chipträger (102), mittels eines elektrischen Isoliermaterials (228) in der Aussparung (114), elektrisch isoliert.

公开(公告)号：DE102012110494A1

公开(公告)日：2013-05-08

申请号：DE102012110494

申请日：2012-11-02

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HOSSEINI KHALIL ,  MENGEL MANFRED ,  MAHLER JOACHIM ,  KALZ FRANZ-PETER

IPC: H01L25/07 ,  H01L21/58 ,  H01L23/495

Abstract: Eine Vorrichtung enthält einen ersten Leistungshalbleiterchip mit einer ersten Fläche und mit einer zweiten Fläche, die der ersten Fläche gegenüberliegt, wobei auf der ersten Fläche eine erste Kontaktanschlussfläche angeordnet ist. Die erste Kontaktanschlussfläche ist eine Außenkontaktanschlussfläche. Ferner enthält die Vorrichtung eine erste Kontaktklammer, die an der zweiten Fläche des ersten Leistungshalbleiterchips befestigt ist. An der ersten Kontaktklammer ist ein zweiter Leistungshalbleiterchip befestigt und an dem zweiten Leistungshalbleiterchip ist eine zweite Kontaktklammer befestigt.