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    Batchprozess zur Verbindung von Chips mit einem Träger
    1.
    发明专利
    Batchprozess zur Verbindung von Chips mit einem Träger 未知

    公开(公告)号：DE102015112085B4

    公开(公告)日：2021-08-19

    申请号：DE102015112085

    申请日：2015-07-24

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： FISCHER RUPERT ,  STROBEL PETER ,  MAHLER JOACHIM ,  RÖSL KONRAD ,  HEINRICH ALEXANDER

    IPC: H01L21/50 ,  H01L21/60 ,  H01L25/065

    Abstract: Verfahren zur Verbindung mehrerer Chips (100, 150) mit einem Chipträger (300), wobei das Verfahren umfasst:Anordnen erster Chips (150) auf einem Überführungsträger (200) ,Anordnen zweiter Chips (100) auf dem Überführungsträger (200) ,Anordnen des Überführungsträgers (200) mit den ersten Chips (150) und zweiten Chips (100) auf dem Chipträger (300), undAusbilden von Verbindungen zwischen den ersten Chips (150) und dem Chipträger (300) und den zweiten Chips (100) und dem Chipträger (300),wobei beim Ausbilden der Verbindungen erste Verbindungen für die ersten Chips (150) unter Verwendung eines elektrisch isolierenden Verbindungsmediums (310) und zweite Verbindungen für die zweiten Chips (100) unter Verwendung eines elektrisch leitenden Verbindungsmediums (140) ausgebildet werden.

    Verfahren zur Montage eines Halbleiterchips auf einem Träger
    2.
    发明专利
    Verfahren zur Montage eines Halbleiterchips auf einem Träger 未知

    公开(公告)号：DE102012100429B4

    公开(公告)日：2020-08-20

    申请号：DE102012100429

    申请日：2012-01-19

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： HEINRICH ALEXANDER ,  RÖSL KONRAD ,  EICHINGER OLIVER

    IPC: H01L21/58 ,  H01L23/48

    Abstract: Verfahren, welches aufweist:Bereitstellen eines Halbleiterchips mit einer ersten Hauptfläche und einer Schicht Lötmaterial, die auf die erste Hauptfläche aufgebracht ist, wobei die Schicht Lötmaterial eine Rauigkeit von mindestens 1 µm aufweist;Platzieren des Halbleiterchips auf einem Träger, so dass die erste Hauptfläche des Halbleiterchips dem Träger zugewandt ist, wobei der Halbleiterchip mit einem Druck von mindestens 1 Newton pro mmdes Flächeninhalts der ersten Hauptfläche auf den Träger gepresst wird;Zuführen von Wärme zu dem Lötmaterial bis zu einer ersten Temperatur, welche niedriger als die Schmelztemperatur des Lötmaterials ist, und dadurch Erzeugen von intermetallischen Phasen zwischen einem ersten Teil des Lötmaterials und dem Träger; undErwärmen des Lötmaterials auf eine zweite Temperatur, welche höher als die Schmelztemperatur des Lötmaterials, aber niedriger als die Schmelztemperatur der intermetallischen Phasen ist, und dadurch Schmelzen eines zweiten Teils des Lötmaterials.

    Verfahren zur Herstellung eines elektronischen Bauelements
    3.
    发明专利
    Verfahren zur Herstellung eines elektronischen Bauelements 未知

    公开(公告)号：DE102012111654B4

    公开(公告)日：2020-02-06

    申请号：DE102012111654

    申请日：2012-11-30

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： HEINRICH ALEXANDER ,  JUERSS MICHAEL ,  RÖSL KONRAD ,  EICHINGER OLIVER ,  GOH KOK CHAI ,  SCHMIDT TOBIAS

    IPC: H01L21/60 ,  H01L21/283 ,  H01L21/58 ,  H01L23/482

    Abstract: Verfahren zur Herstellung eines elektronischen Bauelements (10), wobei das Verfahren Folgendes umfasst:Bereitstellung eines Halbleiter-Substrats (2);Abscheiden einer Einzelelementschicht aus Al direkt auf das Halbleiter-Substrat (2) zum Bilden einer elektrischen Kontaktschicht (3.1) auf dem Halbleiter-Substrat (2);Abscheiden von Ti oder einer Ti aufweisenden Legierung direkt auf die elektrische Kontaktschicht (3.1) zum Bilden einer Funktionsschicht (3.2);Abscheiden von Ni direkt auf die Funktionsschicht (3.2) zum Bilden einer Haftschicht (3.3);Abscheiden einer Einzelelementschicht aus Sn direkt auf die Haftschicht (3.3) zum Bilden einer Lötschicht (3.4);Abscheiden einer Schutzschicht (43.5) auf der Lötschicht (3.4); Bereitstellung eines Trägers (1, 41), wobei die Oberfläche des Trägers (1, 41) mit einer oder mehreren Metallschichten (41.1) beschichtet ist, und wobei die Metallschicht oder die oberste der mehreren Metallschichten (41.1) Ni als Grundmaterial umfasst; undBonden des Halbleiter-Substrats (2) auf den Träger (1, 41), wobei die Schutzschicht (43.5) die Metallschicht oder die oberste der mehreren Metallschichten (41.1) kontaktiert, bei einer Löttemperatur, die zu einer isothermen Erstarrung unter Bildung einer homogenen Schicht einer Legierungsphase aus Sn und Ni führt.

    Verfahren zum flächigen Fügen von Komponenten von Halbleiterbauelementen
    4.
    发明专利
    Verfahren zum flächigen Fügen von Komponenten von Halbleiterbauelementen 未知

    公开(公告)号：DE102005058654B4

    公开(公告)日：2015-06-11

    申请号：DE102005058654

    申请日：2005-12-07

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： HOSSEINI KHALIL ,  MAHLER JOACHIM DR ,  RIEDL EDMUND DIPL ING ,  GALESIC IVAN DR ,  RÖSL KONRAD

    IPC: H01L21/60 ,  H01L21/58

    Abstract: Verfahren zum flächigen Fügen von Komponenten (1, 2) von Halbleiterbauelementen mittels Diffusionsfügen, wobei das Verfahren folgende Verfahrensschritte aufweist: – Herstellen von einer Basiskomponente (1) und einer zu fügenden Komponente (2) von Halbleiterbauelementen, die zu fügende Seiten (4, 5) aufweisen, mit einer Oberseite (4) einer Basiskomponente (1) und einer Rückseite (5) einer auf der Basiskomponente (1) zu fügenden Komponente (2); – Aufbringen von Schichten aus Fügematerial auf die Oberseite (4) der Basiskomponente (1) und die Rückseite (5) der zu fügenden Komponente (2), wobei die Schichten auf Halbleiterwafern und/oder Halbleiterchipträgern aufgebracht werden, bevor diese zu einzelnen Komponenten von Halbleiterbauelementen aufgetrennt werden; wobei auf der Oberseite (4) der Basiskomponente (1) ein Schichtaufbau aus einer Kupferschicht mit einer Dicke dCu in Mikrometern von 10 μm ≤ dCu ≤ 20 μm, einer Nickel/Phosphorschicht mit einem Phosphorgehalt VPh von 3 Vol.% ≤ VPh ≤ 8 Vol.% und einer Dicke dNiP von 2 μm ≤ dNiP ≤ 5 μm, einer Palladiumschicht (Pd) mit einer Dicke dPa in Nanometern von 100 nm ≤ dPa ≤ 500 nm und einer Goldschicht (Au) mit einer Dicke dG von 40 nm ≤ dG ≤ 100 nm abgeschieden wird, wobei zunächst die Kupferschicht und am Schluss die Goldschicht aufgebracht werden, und wobei auf der Rückseite (5) der zu fügenden Komponente (2) ein Schichtaufbau aus einer Aluminiumschicht (Al) mit einer Dicke dAl in Nanometern von 400 nm ≤ dAl ≤ 800 nm, einer ersten Titanschicht (Ti1) mit einer Dicke dTi1 von 400 nm ≤ dTi1 ≤ 800 nm, einer Nickelschicht mit einer Dicke dNi von 50 nm ≤ dNi ≤ 100 nm, einer zweiten Titanschicht (Ti2) mit einer Dicke dTi2 von 2 nm ≤ dTi2 ≤ 5 nm, einer Silberschicht (Ag) mit einer Dicke dAg von 100 nm ≤ dAg ≤ 1000 nm und einer Gold/Zinnschicht (AuSn) mit 80 Au/20 Sn und einer Dicke dGsn in Mikrometern von 0,9 μm ≤ dGsn ≤ 2,0 μm abgeschieden wird, wobei zunächst die Aluminiumschicht (Al) und am Schluss die Gold/Zinnschicht (AuSn) aufgebracht werden, – Diffusionsfugen mittels Einbringen der aufeinander zu fügenden Komponenten (1, 2) in eine reduzierende Atmosphäre; – Ausrichten der Oberseite (4) der Basiskomponente (1) und der Rückseite (5) der zu fügenden Komponente (2) aufeinander; – mechanisches Aufbringen eines Kompressionsdruckes (DK) auf die ausgerichteten Komponenten (1, 2); – Aufheizen der aufeinander gepressten Komponenten (1, 2) in einer reduzierenden Atmosphäre (3) auf eine Diffusionsfügetemperatur (TD) von 250°C ≤ TD ≤ 400°C für eine isotherme Erstarrung.

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