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公开(公告)号：DE102012103157B4
公开(公告)日：2025-03-27
申请号：DE102012103157
申请日：2012-04-12
Applicant: INFINEON TECHNOLOGIES AG
Inventor： HOSSEINI KHALIL , MENGEL MANFRED , MAHLER JOACHIM
Abstract: Halbleitervorrichtung (100), umfassend:einen Halbleiterchip (1);eine Kontaktstelle (2) des Halbleiterchips (1);eine erste Schicht (3), die über der Kontaktstelle (2) liegt, wobei die erste Schicht (3) ein Material umfasst, das aus der Gruppe gewählt ist, die aus Niob und einer Niob und Tantal umfassenden Legierung besteht, wobei ein Volumenprozentwert oder ein Gewichtsprozentwert des einen aus Niob und einer Niob und Tantal umfassenden Legierung in der ersten Schicht (3) größer als 50 Prozent eines Gesamtvolumens oder eines Gesamtgewichts der ersten Schicht (3) ist; undein Anschlusselement (8a, 8b; 15), das elektrisch mit der Kontaktstelle (2) gekoppelt ist, wobei das Anschlusselement einen Bonddraht (8a, 8b) oder einen Clip (15) umfasst, wobei das Anschlusselement in direktem Kontakt mit der Kontaktstelle (2) und/oder der ersten Schicht (3) steht.
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公开(公告)号：DE102011053955B4
公开(公告)日：2019-07-25
申请号：DE102011053955
申请日：2011-09-27
Applicant: INFINEON TECHNOLOGIES AG
Inventor： HOSSEINI KHALIL , MAHLER JOACHIM , MENGEL MANFRED
IPC: H01L23/488 , H01L21/58 , H01L21/60
Abstract: Leistungs-Halbleitervorrichtung, umfassend:einen Halbleiterchip (102) mit einer vertikalen Struktur;eine Metallisierungsschicht (104), die Kupfer enthält, der auf der gesamten Rückseiten-Oberfläche (103) des Halbleiterchips (102) angeordnet ist;eine Legierungsschicht (106) zum Vermindern der Bildung von Intermetallphasen undHohlräume beim Anbringen eines elektrisch leitenden Chipträgers oder eines elektrisch leitenden Gehäuserahmens durch zinnhaltigen Lötwerkstoff (114), wobei die Legierungsschicht (106) eine Zink-Kupfer-Legierung enthält, und wobei die Legierungsschicht (106) auf der Metallisierungsschicht (104) durch galvanische Ablagerung angeordnet ist; undwobei die Legierungsschicht (106) eine äußerste Schicht der Leistungs-Halbleitervorrichtung bildet, bevor diese mit einem elektrisch leitenden Chipträger (112) oder einem elektrisch leitenden Gehäuserahmen (112) verbunden wird, wobei die Metallisierungsschicht (104) zwischen dem Halbleiterchip (102) und der Legierungsschicht (106) angeordnet ist;wobei die Legierungsschicht (106) einen Legierungsanteil von etwa 20 Gew.-% Zink aufweist;wobei die Legierungsschicht (106) eine Dicke im Bereich von etwa 1 bis etwa 5 Mikrometer hat;einen elektrisch leitenden Chipträger (112) oder einen elektrisch leitenden Gehäuserahmen (112) angebracht durch zinnhaltigen Lötwerkstoff (114) an der Legierungsschicht (106), womit eine elektrische Verbindung zur Verfügung gestellt wird zwischen Chipträger oder Gehäuserahmen und Halbleiterchip (102), wobei eine Grenzfläche zwischen dem zinnhaltigen Lötwerkstoff (114) und der Legierungsschicht (106) gebildet ist.
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3.发明专利
公开(公告)号：DE102017125647A1
公开(公告)日：2019-05-16
申请号：DE102017125647
申请日：2017-11-02
Applicant: INFINEON TECHNOLOGIES AG
Inventor： KASZTELAN CHRISTIAN , BREYMESSER ALEXANDER , MENGEL MANFRED , NIEDERHOFER ANDREAS
Abstract: Eine thermoelektrische Vorrichtung weist mehrere erste Halbleitermesastrukturen mit einem ersten Leitfähigkeitstyp auf. Außerdem weist die thermoelektrische Vorrichtung mehrere zweite Halbleitermesastrukturen mit einem zweiten Leitfähigkeitstyp auf. Die ersten Halbleitermesastrukturen der mehreren ersten Halbleitermesastrukturen und die zweiten Halbleitermesastrukturen der mehreren zweiten Halbleitermesastrukturen sind elektrisch in Reihe verbunden. Die thermoelektrische Vorrichtung weist ferner eine Glasstruktur auf, die sich lateral zwischen den ersten Halbleitermesastrukturen der mehreren ersten Halbleitermesastrukturen und den zweiten Halbleitermesastrukturen der mehreren zweiten Halbleitermesastrukturen befindet. Die Glasstruktur isoliert die ersten Halbleitermesastrukturen der mehreren ersten Halbleitermesastrukturen lateral elektrisch von den zweiten Halbleitermesastrukturen der mehreren zweiten Halbleitermesastrukturen.
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公开(公告)号：DE102016113925A1
公开(公告)日：2018-02-01
申请号：DE102016113925
申请日：2016-07-28
Applicant: INFINEON TECHNOLOGIES AG
Inventor： MENGEL MANFRED , NIEDERHOFER ANDREAS , TAMME HOLGER , WENGER NINA
IPC: H01L21/673
Abstract: In verschiedenen Ausführungsbeispielen wird eine Waferbox bereitgestellt. Die Waferbox kann aufweisen ein Gehäuse mit einen Aufnahmeraum zum Aufnehmen eines Stapels einer Mehrzahl von jeweils über einem Gehäuseboden angeordneten Wafern, wobei die Wafer mit ihren Hauptflächen parallel zum Gehäuseboden anzuordnen sind und wobei der Aufnahmeraum von dem Gehäuseboden und auf diesem angeordneten Seitenwänden begrenzt ist, und mindestens eine mit dem Gehäuseboden verbundene Führungsstruktur, welche sich von dem Gehäuseboden aus erstreckt zum Begrenzen eines Verkippens eines geführt von der Führungsstruktur in dem Aufnahmeraum angehobenen oder abgesenkten Wafers.
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公开(公告)号：DE102008064723B4
公开(公告)日：2017-05-11
申请号：DE102008064723
申请日：2008-04-10
Applicant: INFINEON TECHNOLOGIES AG
Inventor： HANKOFER JOHANNES , MENGEL MANFRED , SCHAECHER STEPHAN
Abstract: System (10, 10'), das folgende Merkmale aufweist: eine Schaltungsplatine (12); eine integrierte Schaltungsvorrichtung (14a), die mittels eines externen Kontakts (20) an der Schaltungsplatine (12) angebracht ist; eine Antieingriffsvorrichtung, die mit dem externen Kontakt (20) verbindbar ist, wobei die integrierte Schaltungsvorrichtung auf ein Vorliegen eines vorbestimmten elektrischen Zustands an dem externen Kontakt (20) hin in einen sicheren Modus schaltet, in welcher die Funktionalität der integrierten Schaltungsvorrichtung nicht betriebsbereit ist; einen Schutzdeckel (26), der an der Schaltungsplatine (12) befestigt ist, so dass die integrierte Schaltungsvorrichtung (14a) von dem Schutzdeckel (26) und der Schaltungsplatine (12) umschlossen ist und ein externer Zugriff auf die externen Kontakte durch den Schutzdeckel (26) verhindert wird; und ein Harz, das auf den externen Kontakten angeordnet ist und dieselben vollständig bedeckt, wobei die integrierte Schaltung (14a) und das Harz von dem Schutzdeckel (26) und der Schaltungsplatine (12) umschlossen sind, und wobei das Harz ferner an der integrierten Schaltungsvorrichtung haftet und den Schutzdeckel (26) von innen berührt, und der Schutzdeckel (26) derart an der Schaltungsplatine (12) befestigt ist, dass der Schutzdeckel (26) von jeglichem leitfähigen Teil der Schaltungsplatine (12) elektrisch isoliert ist.
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Patent Agency Ranking
公开(公告)号：DE102010016185B4
公开(公告)日：2017-04-20
申请号：DE102010016185
申请日：2010-03-29
Applicant: INFINEON TECHNOLOGIES AG
Inventor： MENGEL MANFRED , SPOETTL THOMAS , PUESCHNER FRANK
IPC: H01L21/50 , H01L21/288
Abstract: Verfahren zur Herstellung eines Halbleiter-Bauelements, umfassend: Bereitstellen mindestens eines Halbleiterchips, der eine elektrisch leitfähige Schicht umfasst; Anlegen einer Spannung an eine Elektrode; und Relief der Elektrode über der elektrisch leitfähigen Schicht, um eine Metallschicht auf die elektrisch leitfähige Schicht aufzuwachsen, wobei die Metallschicht als eine nicht-planare Schicht aufgewachsen wird.
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公开(公告)号：DE102008039939B4
公开(公告)日：2015-11-26
申请号：DE102008039939
申请日：2008-08-27
Applicant: INFINEON TECHNOLOGIES AG
Inventor： MAHLER JOACHIM , EWE HENRIK , MENGEL MANFRED
Abstract: Integriertes Schaltungsbauelement (100), umfassend: ein Halbleiterbauelement (110), das eine integrierte Schaltung enthält; eine auf dem Halbleiterbauelement (110) angeordnete, aus der Gasphase abgeschiedene Isolationsschicht (114), wobei die aus der Gasphase abgeschiedene Isolationsschicht (114) eine keramische Kohlenstoffschicht enthält; und eine über der aus der Gasphase abgeschiedenen Isolationsschicht angeordnete Leitung (116).
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公开(公告)号：DE102010064495B3
公开(公告)日：2015-07-30
申请号：DE102010064495
申请日：2010-07-06
Applicant: INFINEON TECHNOLOGIES AG
Inventor： MAHLER JOACHIM , MENGEL MANFRED , WOWRA THOMAS
IPC: H01L23/50
Abstract: Halbleiter-Bauelement (10), umfassend: einen Halbleiterchip (2A), der eine obere Oberfläche, eine untere Oberfläche gegenüber der oberen Oberfläche, und Seitenoberflächen umfasst, wobei der Halbleiterchip (2A) ferner elektrische Kontaktelemente (2A.1) auf der oberen Oberfläche umfasst, eine harzbeschichtete Kupferschicht (3), die eine auf einer Kupferschicht (3B) aufgebrachte Harzschicht (3A) umfasst, wobei der Halbleiterchip (2A) in die Harzschicht (3A) eingebettet ist, so dass die obere Oberfläche und die Seitenoberflächen des Halbleiterchips bedeckt sind, und wobei die Kupferschicht elektrisch leitende Bereiche (3B.1) umfasst, wobei jeder einzelne der Kontaktbereiche (3B.1) elektrisch mit einem der Kontaktelemente des Chips verbunden ist, wobei die Harzschicht (3A) eine erste Oberfläche und eine zweite Oberfläche gegenüber der ersten Oberfläche umfasst, die leitenden Bereiche (3B.1) auf der ersten Oberfläche der Harzschicht aufgebracht sind, die zweite Oberfläche der Harzschicht im Wesentlichen koplanar zur unteren Oberfläche des Chips ist, und die leitenden Bereiche (3B.1) jeweils mit einer jeweiligen elektrischen Verbindung (5) verbunden sind, wobei die elektrische Verbindung von der ersten Oberfläche der Harzschicht zu der zweiten Oberfläche der Harzschicht reicht und wenigstens teilweise eine äußere Seitenwand des Halbleiter-Bauelements bildet.
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公开(公告)号：DE102009035920B4
公开(公告)日：2014-09-25
申请号：DE102009035920
申请日：2009-08-03
Applicant: INFINEON TECHNOLOGIES AG
Inventor： MAHLER JOACHIM , MENGEL MANFRED
Abstract: Halbleiterbauelement (20), umfassend: einen Träger (22) mit einer vertikalen Säule (64), wobei der Träger (22) einen Leadframe umfasst und die vertikale Säule (64) eine integral mit dem Leadframe ausgebildete Drain-Elektrode umfasst; einen an den Träger (22) gekoppelten Chip (24), wobei der Chip (24) eine erste Oberfläche (30) mit einem von einem zweiten Kontakt (34) beabstandeten ersten Kontakt (32) umfasst, wobei die obere Oberfläche der vertikalen Säule (64) im wesentlichen koplanar mit dem ersten (32) und dem zweiten (34) Kontakt ist; eine über dem Träger (22) und dem Chip (24) angeordnete dielektrische Schicht (26) enthaltend einen zur selektiven Öffnung der dielektrischen Schicht (26) ausgelegten Photoinitiator, wobei die dielektrische Schicht (26) als eine monolithische Folie (70) ausgeformt ist, mit der der Träger (22) und der Chip (24) bedeckt sind, und wobei die dielektrische Schicht (26) so strukturiert ist, dass sie über eine obere Oberfläche der vertikalen Säule (64) hinausragt und dass sie Öffnungen (100) über dem ersten (32) und dem zweiten (34) Kontakt und über der vertikalen Säule (64) aufweist; und ein mit dem ersten Kontakt (32) verbundenes erstes leitendes Element (42), ein mit dem zweiten Kontakt (34) verbundenes zweites leitendes Element (44) und ein mit der vertikalen Säule (64) des Trägers (22) verbundenes drittes leitendes Element (46).
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公开(公告)号：DE102013106378A1
公开(公告)日：2014-01-02
申请号：DE102013106378
申请日：2013-06-19
Applicant: INFINEON TECHNOLOGIES AG
Inventor： MENGEL MANFRED , TORWESTEN HOLGER
Abstract: Es wird ein Verfahren zur Herstellung eines Chipgehäuses bereitgestellt, wobei das Verfahren folgende Schritte aufweist: Bilden (210) einer Schichtanordnung über einem Träger, Anordnen (220) eines Chips, einschließlich einer oder mehrerer Kontaktstellen, über der Schichtanordnung, wobei der Chip zumindest einen Teil der Schichtanordnung bedeckt, und selektives Entfernen (230) eines oder mehrerer Abschnitte der Schichtanordnung und Verwenden des Chips als Maske, so dass zumindest ein Teil der Schichtanordnung, der vom Chip nicht bedeckt ist, nicht entfernt wird.
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