公开(公告)号：DE112015006962T5

公开(公告)日：2018-06-07

申请号：DE112015006962

申请日：2015-09-24

Applicant: INTEL CORP

Inventor： WEBER CORY E ,  MEHANDRU RISHABH ,  CEA STEPHEN M

IPC: H01L21/8238

Abstract: Es werden eine hybride Tri-Gate- und Nanodraht-CMOS-Vorrichtungsarchitektur und Verfahren zur Herstellung von hybrider Tri-Gate- und Nanodraht-CMOS-Vorrichtungsarchitektur beschrieben. Zum Beispiel weist eine Halbleiterstruktur eine Halbleitervorrichtung mit einem ersten Leitfähigkeitstyp auf, die mehrere vertikal gestapelte Nanodrähte aufweist, die über einem Substrat angeordnet sind. Die Halbleiterstruktur weist auch eine Halbleitervorrichtung mit einem zweiten Leitfähigkeitstyp auf, der dem ersten Leitfähigkeitstyp entgegengesetzt ist, wobei die zweite Halbleitervorrichtung eine Halbleiterfinne aufweist, die über dem Substrat angeordnet ist.

公开(公告)号：SG11201606392UA

公开(公告)日：2016-09-29

申请号：SG11201606392U

申请日：2014-03-27

Applicant: INTEL CORP

Inventor： CEA STEPHEN M ,  KOTLYAR ROZA ,  KENNEL HAROLD W ,  GLASS GLENN A ,  MURTHY ANAND S ,  RACHMADY WILLY ,  GHANI TAHIR

IPC: H01L29/78 ,  H01L21/336

Abstract: Techniques are disclosed for incorporating high mobility strained channels into fin-based NMOS transistors (e.g., FinFETs such as double-gate, trigate, etc), wherein a stress material is cladded onto the channel area of the fin. In one example embodiment, a germanium or silicon germanium film is cladded onto silicon fins in order to provide a desired tensile strain in the core of the fin, although other fin and cladding materials can be used. The techniques are compatible with typical process flows, and cladding deposition can occur at a plurality of locations within typical process flow. In various embodiments, fins may be formed with a minimum width (or later thinned) so as to improve transistor performance. In some embodiments, a thinned fin also increases tensile strain across the core of a cladded fin. In some cases, strain in the core may be further enhanced by adding an embedded silicon epitaxial source and drain.

公开(公告)号：SG11201601319QA

公开(公告)日：2016-03-30

申请号：SG11201601319Q

申请日：2013-09-27

Applicant: INTEL CORP ,  PILLARISETTY RAVI ,  DASGUPTA SANSAPTAK ,  GOEL NITI ,  LE VAN H ,  RADOSAVLJEVIC MARKO ,  DEWEY GILBERT ,  MUKHERJEE NILOY ,  METZ MATTHEW V ,  RACHMADY WILLY ,  KAVALIEROS JACK T ,  CHU-KUNG BENJAMIN ,  KENNEL HAROLD W ,  CEA STEPHEN M ,  CHAU ROBERT S

Inventor： PILLARISETTY RAVI ,  DASGUPTA SANSAPTAK ,  GOEL NITI ,  LE VAN H ,  RADOSAVLJEVIC MARKO ,  DEWEY GILBERT ,  MUKHERJEE NILOY ,  METZ MATTHEW V ,  RACHMADY WILLY ,  KAVALIEROS JACK T ,  CHU-KUNG BENJAMIN ,  KENNEL HAROLD W ,  CEA STEPHEN M ,  CHAU ROBERT S

IPC: H01L21/336 ,  H01L29/78

Abstract: Ge and III-V channel semiconductor devices having maximized compliance and free surface relaxation and methods of fabricating such Ge and III-V channel semiconductor devices are described. For example, a semiconductor device includes a semiconductor fin disposed above a semiconductor substrate. The semiconductor fin has a central protruding or recessed segment spaced apart from a pair of protruding outer segments along a length of the semiconductor fin. A cladding layer region is disposed on the central protruding or recessed segment of the semiconductor fin. A gate stack is disposed on the cladding layer region. Source/drain regions are disposed in the pair of protruding outer segments of the semiconductor fin.

公开(公告)号：SG10201503294XA

公开(公告)日：2015-06-29

申请号：SG10201503294X

申请日：2011-11-23

Applicant: INTEL CORP

Inventor： KUHN KELIN J ,  KIM SEIYON ,  RIOS RAFAEL ,  CEA STEPHEN M ,  GILES MARTIN D ,  CAPPELLANI ANNALISA ,  RAKSHIT TITASH ,  CHANG PETER ,  RACHMADY WILLY

Abstract: Methods of forming nanowire devices are described. Embodiments of those methods include forming a nanowire device comprising a substrate (100) comprising source/drain structures (110) adjacent to spacers (106), and nanowire channel structures (102, 104) disposed between the spacers, wherein the nanowire channel structures are made of different materials (eg. Si and SiGe) alternating vertically and stacked above each other. In order to arrive at GAA devices, either the Si nanowires (104) are removed (Fig. 1i) or the SiGe nanowires (102) are removed (Fig. 1j). The resulting channels may have a strained channel (Fig. 1n).

公开(公告)号：BRPI0814114A2

公开(公告)日：2015-02-03

申请号：BRPI0814114

申请日：2008-06-30

Applicant: INTEL CORP

Inventor： RIOS RAFAEL ,  KAVALIEROS JACK T ,  CEA STEPHEN M

IPC: H01L21/336 ,  H01L21/3205

Abstract: A method of forming an isolated tri-gate semiconductor body comprises patterning a bulk substrate to form a fin structure, depositing an insulating material around the fin structure, recessing the insulating material to expose a portion of the fin structure that will be used for the tri-gate semiconductor body, depositing a nitride cap over the exposed portion of the fin structure to protect the exposed portion of the fin structure, and carrying out a thermal oxidation process to oxidize an unprotected portion of the fin structure below the nitride cap. The oxidized portion of the fin isolates the semiconductor body that is being protected by the nitride cap. The nitride cap may then be removed. The thermal oxidation process may comprise annealing the substrate at a temperature between around 900° C. and around 1100° C. for a time duration between around 0.5 hours and around 3 hours.

公开(公告)号：DE112011106006T5

公开(公告)日：2014-09-11

申请号：DE112011106006

申请日：2011-12-23

Applicant: INTEL CORP

Inventor： WEBER CORY E ,  KEYS PATRICK H ,  HAVERTY MICHAEL G ,  SHANKAR SADASIVAN ,  CEA STEPHEN M ,  KIM SEIYON

IPC: H01L21/28 ,  H01L21/336 ,  H01L29/78

Abstract: Nanodrahtstrukturen mit Rundumkontakten werden beschrieben. Beispielsweise schließt ein Nanodraht-Halbleiterbauelement einen über einem Substrat angeordneten Nanodraht ein. Ein Kanal-Gebiet wird im Nanodraht angeordnet. Das Kanal-Gebiet hat eine Länge und einen Umfang orthogonal zur Länge. Ein Gateelektrodenpacket umgibt den gesamten Umfang des Kanal-Gebiets. Ein Paar aus Source- und Drain-Gebieten wird im Nanodraht auf beiden Seiten des Kanal-Gebiets angeordnet. Jedes der Source- und Drain-Gebiete hat einen Umfang, der orthogonal zur Länge des Kanal-Gebiets ist. Ein erster Kontakt umgibt den Umfang des Source-Gebiets komplett. Ein zweiter Kontakt umgibt den Umfang des Drain-Gebiets komplett.

公开(公告)号：DE112011106004T5

公开(公告)日：2014-09-04

申请号：DE112011106004

申请日：2011-12-23

Applicant: INTEL CORP

Inventor： KIM SEIYON ,  KUHN KELIN J ,  GHANI TAHIR ,  MURTHY ANAND S ,  CAPPELLANI ANNALISA ,  CEA STEPHEN M ,  RIOS RAFAEL ,  GLASS GLENN A

IPC: H01L21/8238

Abstract: Es werden komplementäre Metall-Oxid-Halbleiter-Nanodrahtstrukturen beschrieben. Beispielsweise beinhaltet eine Halbleiterstruktur eine erste Halbleitervorrichtung. Die erste Halbleitervorrichtung beinhaltet einen ersten Nanodraht, der über einem Substrat angeordnet ist. Der erste Nanodraht weist einen Mittelpunkt in einem ersten Abstand über dem Substrat auf und beinhaltet eine diskrete Kanalregion und Quellen- und Senkenregionen zu beiden Seiten der diskreten Kanalregion. Ein erster Gate-Elektrodenstapel umgibt die diskrete Kanalregion des ersten Nanodrahtes völlig. Die Halbleiterstruktur beinhaltet auch eine zweite Halbleitervorrichtung. Die zweite Halbleitervorrichtung beinhaltet einen zweiten Nanodraht, der über dem Substrat angeordnet ist. Der zweite Nanodraht weist einen Mittelpunkt in einem zweiten Abstand über dem Substrat auf und beinhaltet eine diskrete Kanalregion und Quellen- und Senkenregionen zu beiden Seiten der diskreten Kanalregion. Der erste Abstand ist verschieden von dem zweiten Abstand. Ein zweiter Gate-Elektrodenstapel umgibt die diskrete Kanalregion des zweiten Nanodrahtes völlig.

公开(公告)号：GB2464061A

公开(公告)日：2010-04-07

申请号：GB201001820

申请日：2008-06-30

Applicant: INTEL CORP

Inventor： RIOS RAFAEL ,  KAVALIEROS JACK T ,  CEA STEPHEN M

IPC: H01L21/336 ,  H01L21/3205 ,  H01L29/78

Abstract: A method of forming an isolated tri-gate semiconductor body comprises patterning a bulk substrate to form a fin structure, depositing an insulating material around the fin structure, recessing the insulating material to expose a portion of the fin structure that will be used for the tri-gate semiconductor body, depositing a nitride cap over the exposed portion of the fin structure to protect the exposed portion of the fin structure, and carrying out a thermal oxidation process to oxidize an unprotected portion of the fin structure below the nitride cap. The oxidized portion of the fin isolates the semiconductor body that is being protected by the nitride cap. The nitride cap may then be removed. The thermal oxidation process may comprise annealing the substrate at a temperature between around 900°C and around 1100°C for a time duration between around 0.5 hours and around 3 hours.