公开(公告)号：WO1980000632A1

公开(公告)日：1980-04-03

申请号：PCT/US1979000675

申请日：1979-08-28

Applicant: NCR CORP

Inventor： NCR CORP ,  WARD W

IPC: G11C13/00

CPC classification number: G11C11/414 ,  G06F13/4243 ,  G11C7/22 ,  G11C11/409 ,  Y02D10/14 ,  Y02D10/151

Abstract: A high density memory system is formed by reducing the number of electrical conductors that are needed to connect individual memory devices into an operable memory system. The reduction is accomplished by serially reading and writing data from and into selected memory elements on one function conductor while eliminating the need for additional control conductors by causing the state of the signal on a clock conductor as compared to the state of the signal on the function conductor at selected times to control the operating mode of the memory system.

公开(公告)号：WO1979000959A1

公开(公告)日：1979-11-15

申请号：PCT/US1979000228

申请日：1979-04-12

Applicant: NCR CORP

Inventor： NCR CORP ,  ROBERTS J ,  JEFFS P ,  PATEL N

IPC: G06F09/06

CPC classification number: G06F12/04

Abstract: A computer system having enhancement circuitry for memory accessing, and has particular application to a system in which the number of bits which can be processed at one time by the processor is less than the number of bits in either a data word stored in the memory or the address associated with it. In a computer system (10) in accordance with the invention, enhancement circuitry (42) is connected between two buses (18, 20) which respectively connect a microprocessor (12) to a main memory (14) and to peripheral subsystems (16). The microprocessor is arranged to fetch a data word in said memory by loading an address in address registers (50, 54, 58, 62, 66) included in said enhancement circuitry (42) and is arranged to store a data word in said memory by loading an address in said address registers and a data word in data registers (52, 56, 60, 64, 68) also included in said enhancement circuitry.

公开(公告)号：WO1982003740A1

公开(公告)日：1982-10-28

申请号：PCT/US1982000452

申请日：1982-04-13

Applicant: NCR CORP

Inventor： NCR CORP ,  GUNDERSON ROBERT OGDEN ,  KOCOL JAMES EDWARD ,  SCHUCK DAVID BURTON

IPC: H04B10/20 ,  H04B10/207 ,  H04J3/00 ,  H04L12/413 ,  H04L23/00

CPC classification number: H04L12/44 ,  H04B10/2725 ,  H04L12/40169 ,  H04L12/413

Abstract: Systeme de traitement de donnees (10) utilisant une commutation par paquet de diffusion et ayant une pluralite de sous-systemes (24) et un bus de systeme (16, 18, 18A, 20, 20A) pour mettre en liaison les sous-systemes (24). Les sous-systemes (24) sont groupes dans des stations (12) qui sont chacune d'elles enfermees par une armoire d'ordinateur. Le bus du systeme comprend un coupleur en etoile (16), une premiere et une seconde lignes de transmission externe (18, 20) connectant chaque station (12) au coupleur en etoile (16), et une premiere et une seconde lignes de transmission interne (18A, 20A) dans chaque station (12) qui sont couplees a la premiere et a la seconde lignes de transmission externe (18, 20). Les sous-systemes (24) dans chaque station (12) sont chacun d'eux couple a la premiere et a la seconde lignes de transmission interne (18A, 20A) par une interface du bus du systeme (28). L'interface du bus du systeme (28) controle le bus du systeme pour une condition d'inactivite, et envoie un message depuis son sous-systeme au bus du systeme seulement lorsqu'elle detecte une condition d'inactivite sur le bus du systeme. Le systeme (10) est facilement extensible en connectant des sous-systemes supplementaires aux lignes de transmission interne (18A, 20A), sans avoir besoin d'un coupleur en etoile ayant un nombre accru de points de connexion.

Abstract translation: 一种使用广播分组交换并具有多个子系统的数据处理系统和用于链接子系统的系统总线。 子系统分组在各个由计算机机箱包围的站内。 系统总线包括星形耦合器，将每个站连接到星形耦合器的第一和第二外部传输线以及耦合到第一和第二外部传输线的每个站内的第一和第二内部传输线。 每个站内的子系统各自通过系统总线接口耦合到第一和第二内部传输线。 系统总线接口监视系统总线空闲状态，只有当系统总线检测到系统总线上的空闲状况时才将其从子系统传递到系统总线。 系统总线上的每个消息都包含一个后验码，它由任何系统总线接口发生乱码，该接口检测系统总线上的任何消息中的错误。 每个子系统具有本地存储器，其包括用于存储要由该子系统复制的消息的报头信息的邮箱。 每个系统总线接口中的DMA电路管理其子系统中邮箱的操作。 在替代实施例中，星形耦合器可以是磁星联接器或电星形耦合器，并且系统总线可以由两个通道组成，每个通道包括星形耦合器和将每个站连接到星形耦合器的传输线对。

公开(公告)号：WO1982003513A1

公开(公告)日：1982-10-14

申请号：PCT/US1982000368

申请日：1982-03-25

Applicant: NCR CORP

Inventor： NCR CORP ,  PATELLA JAMES FRANK ,  CRAYCRAFT DONALD GREGORY

IPC: H03K05/24

CPC classification number: G11C7/065 ,  H03K3/356

Abstract: Un circuit comparateur indique pour une utilisation en tant qu'amplificateur de detection pour une rangee de memoire est concu de maniere a pouvoir distinguer entre les niveaux de deux signaux d'entree et a produire un signal de sortie sous forme binaire en fonction des valeurs relatives des signaux d'entree. Un circuit organise de maniere symetrique sous forme d'un multi-vibrateur bistable est mis en fonctionnement initialement dans un mode differentiel pour passer ensuite dans un mode de verrouillage. Une polarisation constante de source de courant (28, 32) optimise les caracteristiques de gain de l'amplificateur pour les niveaux des signaux d'entree recus. La difference amplifiee entre les deux signaux d'entree est stockee dans plusieurs elements de capacite des etages de sortie du circuit. Pendant le fonctionnement en mode differentiel, les elements de puissance de fuite (9, 11) du multi-vibrateur bistable sont invalides. A la fin du fonctionnement en mode differentiel, la difference amplifiee entre les deux signaux d'entree fournit les conditions initiales pour les elements dynamiques de regeneration associes a la validation des elements de puissance de fuite (9, 11) et la transition vers l'etat de verrouillage.

公开(公告)号：WO1982003485A1

公开(公告)日：1982-10-14

申请号：PCT/US1982000393

申请日：1982-03-29

Applicant: NCR CORP

Inventor： NCR CORP ,  HORST WILLIAM RICHARD ,  HALE WILLIAM JOEL

IPC: G06K09/00

CPC classification number: G06Q20/04 ,  G06K9/24 ,  G06Q20/042 ,  G07C9/00047

Abstract: Procede et appareil d'emission d'instruments negociables tels que des cheques a partir d'un terminal comprenant des premiers moyens d'identification (32) pour identifier un numero d'un compte qui doit etre debite d'une quantite d'argent d'un cheque emis par le terminal, des seconds moyens d'identification (50, 272) pour entrer dans le terminal des donnees d'identification qui seront utilisees pour determiner s'il faut accepter ou rejeter un utilisateur du terminal pour emettre un cheque impute sur le compte, des moyens d'entree (34) pour entrer les donnees du cheque comprenant la quantite d'argent, des moyens de comparaison (244) pour comparer les donnees d'identification avec les donnees d'identification autorisee fournies au terminal et pour generer un signal d'acceptation ou un signal de rejet comme resultat de la comparaison, les moyens de comparaison (244) comparant egalement la quantite d'argent avec des criteres d'evaluation de ce compte fournis au terminal et pour generer un signal d'emission lorsque la comparaison associee est favorable, des moyens de transport (132, 166, 234) pour transporter un support d'enregistrement vers une station d'impression dans le terminal, et une imprimante pour imprimer le numero du compte et la quantite d'argent sur le support d'enregistrement dans la station d'impression en reponse au signal d'acceptation et au signal d'emission, apres quoi le support d'enregistrement devient le cheque, lequel est emis par le terminal.

公开(公告)号：WO1982003142A1

公开(公告)日：1982-09-16

申请号：PCT/US1982000295

申请日：1982-03-08

Applicant: NCR CORP

Inventor： NCR CORP ,  VOYER JOSEPH L

IPC: H02P13/22

CPC classification number: H02M3/3378

Abstract: A regulated power supply includes switching transistor (36) for alternately driving the two halves of an input winding (42) of an output transformer (44), and an output circuit (52) connected to an output winding (46) of the transformer. A digital controller (10) generates pulse-width modulated control signals for controlling the duty cycles of the switching transistors in order to regulate the output voltage of the power supply. In order to correct for an imbalance condition in the transformer, the controller generates digital signals when the magnetizing current of the transformer reaches a threshold value, these signals serving to alter momentarily the pulse-width modulated control signals so as to set magnetizing current to a level in a sense opposite to the sense of the threshold value. Since the controller is digital in construction, integrated circuit chips may be used so that the power supply is of simple construction and of low cost.

Abstract translation: 调节电源包括用于交替驱动输出变压器（44）的输入绕组（42）的两半的开关晶体管（36）和连接到变压器的输出绕组（46）的输出电路（52）。 数字控制器（10）产生用于控制开关晶体管的占空比的脉冲宽度调制控制信号，以调节电源的输出电压。 为了校正变压器的不平衡状况，当变压器的励磁电流达到阈值时，控制器产生数字信号，这些信号用于瞬时改变脉宽调制控制信号，以便将磁化电流设定为 在与阈值的感觉相反的意义上。 由于控制器是数字化的，所以可以使用集成电路芯片，使电源结构简单，成本低廉。

公开(公告)号：WO1982003123A1

公开(公告)日：1982-09-16

申请号：PCT/US1982000207

申请日：1982-02-19

Applicant: NCR CORP

Inventor： NCR CORP ,  REITBERGER PETER HUBERT ,  WEBER HELMUT ,  GIESSNER FRANK

IPC: G01D15/16

CPC classification number: B41J25/006 ,  B41J19/20

Abstract: Dot matrix printer including at least one print head (40) and driving means (54) for causing movement of the print head in side to side direction relative to a record medium (50) movable past the print head so as to enable the print head to print a line on the record medium. Prior art driving systems used for moving a print head in a side to side manner required considerable energy. In the present invention the driving system includes spring means (44, 46) operably connected with the print head and electrodynamic drive means (54) causing the spring means to oscillate at a frequency corresponding with the natural frequency of the assembly of spring means and print head so as to bring about oscillating motion of the print head in side to side direction. This arrangement reduces significantly the energy required for acceleration and deceleration of the print head.

Abstract translation: 点阵式打印机，其包括至少一个打印头（40）和驱动装置（54），用于使打印头相对于可移动经过打印头的记录介质（50）沿侧向方向移动，从而使打印头 在记录介质上打印一行。 现有技术的驱动系统用于移动打印头的方式需要相当大的能量。 在本发明中，驱动系统包括与打印头和电动驱动装置（54）可操作地连接的弹簧装置（44,46），使得弹簧装置以对应于弹簧装置的组件的固有频率和打印的频率振荡 从而使得打印头在侧向方向上的摆动运动。 这种布置显着降低了打印头的加速和减速所需的能量。

公开(公告)号：WO1982002275A1

公开(公告)日：1982-07-08

申请号：PCT/US1981001762

申请日：1981-12-28

Applicant: NCR CORP

Inventor： NCR CORP ,  LOCKWOOD GEORGE CORBIN ,  TRUDEL MURRAY LAWRENCE

IPC: G11C07/00

CPC classification number: G11C16/10 ,  G11C16/04 ,  G11C16/12 ,  H01L29/792 ,  H03K19/17712

Abstract: Une cellule de memoire programmable a trois portes comprend un element de memoire a seuil variable (Q2) entre deux elements de portes d'acces (Q1, Q3), formant ensemble un circuit en serie dont l'etat conducteur peut etre modifie par n'importe lequel des elements en serie. Chaque cellule possede des lignes (VW, VM, VR) pour avoir acces individuellement aux trois electrodes de portes, en plus des connexions de lignes (VB, VS) aux extremites opposees du circuit conducteur forme par les elements en serie. L'independance electrique de la ligne de memoire (VM), isole effectivement les hautes tensions associees a l'effacement et a l'ecriture de l'element de memoire (Q2) des signaux logiques de basse tension sur les autres lignes. Dans une forme de realisation, un transistor de seuil modifiable (Q2) est connecte en serie entre deux transistors a effet de champ (Q1, Q3), l'un d'eux commandant l'adressage de la cellule et l'autre actionnant le mode de lecture. La cellule est effacee avec une impulsion de haute tension sur la ligne de memoire (VM). La programmation ulterieure de la cellule est definie par les etats de tension sur les lignes de textes (VW ) et de bits (VB) du transistor d'adressage (Q1) coincidant dans le temps avec une impulsion de polarite opposee, de duree plus courte, sur la ligne de memoire (VM). Des electrodes de portes electriquement isolees (4, 6, 7) des trois transistors (Q1, Q2, Q3) commandent la conductivite du canal en segments. Les cellules peuvent etre groupees en reseau, tout en gardant l'independance de la ligne de memoire de haute tension (VM) et la flexibilite des adresses individuelles de rangees et de colonnes. L'organisation des cellules en reseaux logiques programmables est egalement decrite.

公开(公告)号：WO1982002266A1

公开(公告)日：1982-07-08

申请号：PCT/US1981001733

申请日：1981-12-21

Applicant: NCR CORP

Inventor： NCR CORP ,  EDWARDS GORDON LEE JR ,  SMITH WALTER ANDREW

IPC: G06F11/10

CPC classification number: G06F11/1012

Abstract: Error detecting and correcting system which is simple, inexpensive and low in demands on memory capacity and memory cycle time. A memory for storing data includes a first section, the data being stored in the first section in rows and columns and first means for storing first check bits for the rows of data. Error correcting means (22) includes: means for generating check bits (62) for the columns of data so as to produce a check word for a predetermined number of the rows of data; a second memory section (26-3) for storing at least one check word; and processor means operatively coupling the generating means with said first and second sections to enable the error correcting means to utilize the first check bits to locate a row of data in which at least one bit is in error and also to enable the error correcting means to utilize the associated check word to correct any errors which exist in the row of data.

Abstract translation: 误差检测和校正系统，其对于存储器容量和存储器周期时间的要求是简单，便宜和低的。 用于存储数据的存储器包括第一部分，数据以行和列存储在第一部分中，第一装置用于存储数据行的第一校验位。 误差校正装置（22）包括：用于产生数据列的校验位（62）的装置，以产生预定数量的数据行的校验字; 用于存储至少一个校验字的第二存储器部分（26-3）; 并且处理器装置可操作地将生成装置与所述第一和第二部分耦合，以使得纠错装置能够利用第一校验位来定位其中至少一个位是错误的数据行，并且还使纠错装置能够 利用关联的检查词来纠正数据行中存在的任何错误。

公开(公告)号：WO1982001380A1

公开(公告)日：1982-04-29

申请号：PCT/US1981001410

申请日：1981-10-19

Applicant: NCR CORP

Inventor： NCR CORP ,  BROWER RONALD W

IPC: C22B21/00

CPC classification number: H01L21/823871 ,  H01L21/0271 ,  H01L21/2255 ,  H01L21/768

Abstract: In a process for forming a CMOS integrated circuit structure having polysilicon gates (18, 24) and interconnections (19) which are all of the same conductivity type, preferably n s-type, polys ilicon is formed into the gate (18) for the n-FET, a barrier layer (20) for the p-FET region (15) and the interconnection pattern (19). Then a layer of arsenosilicate glass (ASG) (23) is formed over the n-FET active region (14), the interconnections (19) and in an area to define the p-FET gate (24) which is etched using the ASG layer (23) as a mask. The device is heated to drive in impurities from the ASG layer (23) to n s dope the polysilicon and form the n-FET source and drain (27, 28). Boron is then implanted into the p-FET source and drain (25, 26), the ASG layer serving to mask the polysilicon from p-type doping. Since the polysilicon which is etched is undoped, highly accurate self alignment is obtained.

Abstract translation: 在形成具有全部相同导电类型的多晶硅栅极（18,24）和互连（19）的CMOS集成电路结构的工艺中，优选为n + s型，多晶硅形成于栅极（18） ），用于p-FET区（15）的阻挡层（20）和互连图案（19）。 然后在n-FET有源区（14），互连（19）和限定使用ASG蚀刻的p-FET栅极（24）的区域中形成一层砷硅酸盐玻璃（ASG）（23） 层（23）作为掩模。 该装置被加热以驱动来自ASG层（23）的杂质，以使n + s掺杂多晶硅并形成n-FET源极和漏极（27,28）。 然后将硼注入到p-FET源极和漏极（25,26）中，ASG层用于从p型掺杂掩模多晶硅。 由于蚀刻的多晶硅未掺杂，因此获得了高精度的自对准。