公开(公告)号：FR3056861A1

公开(公告)日：2018-03-30

申请号：FR1658937

申请日：2016-09-23

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LA ROSA FRANCESCO

IPC: H03L3/00 ,  H03K3/03

Abstract: Le dispositif (DIS) de gestion du fonctionnement d'au moins un circuit oscillateur en anneau (OSC), comprend un circuit oscillateur maître (OSCM) structurellement identique audit au moins un circuit oscillateur en anneau (OSC), un premier et au moins un deuxième circuit d'alimentation en courant (ALM1, ALM2) configurés pour respectivement alimenter le circuit oscillateur maître (OSCM) et ledit au moins un circuit oscillateur en anneau (OSC). Le circuit oscillateur maître (OSCM) génère une tension d'alimentation maître associée à un régime d'oscillation stable de ce circuit oscillateur maître, un circuit capacitif (C) est chargé avec une tension de charge issue de ladite première tension d'alimentation maître, et une alimentation en courant (I2) dudit au moins un circuit oscillateur en anneau (OSC) est contrôlée par la tension délivrée par le circuit capacitif (C), de façon à conférer un régime d'oscillation stable audit au moins un circuit oscillateur en anneau (OSC).

公开(公告)号：FR3002811B1

公开(公告)日：2016-05-27

申请号：FR1351837

申请日：2013-03-01

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： REGNIER ARNAUD ,  NIEL STEPHAN ,  LA ROSA FRANCESCO

IPC: H01L21/02 ,  H01L27/04

Abstract: L'invention concerne un circuit intégré (IC1) formé sur un substrat semi-conducteur (PW, WF), comprenant une tranchée conductrice (CT) et un premier transistor (FGT11, FGT12) formé sur la surface du substrat, le transistor comprenant : une structure de grille de transistor, une première région dopée (R1) s'étendant dans le substrat entre un premier bord (E1) de la structure de grille et un bord supérieur de la tranchée conductrice (CT), et un premier élément d'espacement (SP1) formé sur le premier bord (E1) de la structure de grille et au-dessus de la première région dopée (R1). Selon l'invention, le premier élément d'espacement (SP1) recouvre complètement la première région dopée (R1) et un siliciure (SI) est présent sur la tranchée conductrice (CT), mais n'est pas présent sur la surface de la première région dopée (R1).

公开(公告)号：FR3012673A1

公开(公告)日：2015-05-01

申请号：FR1360743

申请日：2013-10-31

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LA ROSA FRANCESCO ,  NIEL STEPHAN ,  REGNIER ARNAUD ,  DELALLEAU JULIEN

IPC: H01L27/115 ,  G11C11/21 ,  H01L29/788

Abstract: L'invention concerne une mémoire comprenant au moins une ligne de mot (WLi) comprenant une rangée de cellules mémoire à grille divisée (Ci, j) comprenant chacune une section de transistor de sélection comportant une grille de sélection (SG) et une section de transistor à grille flottante comportant une grille flottante (FG) et une grille de contrôle (CG). Selon l'invention, la mémoire comprend un plan de source (SP) commun aux cellules mémoire de la ligne de mot, pour collecter des courants de programmation (Ip) traversant des cellules mémoire lors de leur programmation, et les sections de transistor de sélection des cellules mémoire sont connectées au plan de source (SP). Un circuit de contrôle de courant de programmation (PCCT) est configuré pour contrôler le courant de programmation (Ip) traversant les cellules mémoire en agissant sur une tension de sélection (VS) appliquée à une ligne de sélection (SL).

公开(公告)号：FR2981190A1

公开(公告)日：2013-04-12

申请号：FR1159025

申请日：2011-10-06

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LA ROSA FRANCESCO ,  FORNARA PASCAL

IPC: G11C27/02 ,  H01L27/02

Abstract: L'invention concerne un circuit (C3') d'écoulement de charges pour une mesure temporelle, comprenant une pluralité d'éléments capacitifs élémentaires (C3 ') électriquement en série, chaque élément capacitif élémentaire présentant une fuite au travers de son espace diélectrique.

公开(公告)号：IT1397283B1

公开(公告)日：2013-01-04

申请号：ITTO20090937

申请日：2009-11-30

Applicant: ST MICROELECTRONICS ROUSSET ,  ST MICROELECTRONICS SRL

Inventor： PAGANO SANTI NUNZIO ANTONINO ,  LA ROSA FRANCESCO ,  SIGNORELLO ALFREDO

IPC: G11C5/14

公开(公告)号：FR2973571A1

公开(公告)日：2012-10-05

申请号：FR1152885

申请日：2011-04-04

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LA ROSA FRANCESCO

IPC: H01L29/788 ,  G11C16/02

Abstract: L'invention concerne un transistor MOS (T4) à injection d'électrons chauds, comprenant : des régions de source (2) et de drain (3) implantées dans un substrat (1) semi-conducteur, une grille de contrôle (CG3), et une grille flottante (FG3). La grille flottante (FG3) comprend une première partie (p1) agencée à une première distance (D1) du substrat, une deuxième partie (p2) agencée à une seconde distance (D2) du substrat inférieure a la première distance, et une partie intermédiaire (p3) reliant la première et la deuxième partie. Application notamment à la réalisation d'une mémoire FLASH.

公开(公告)号：FR2959826B1

公开(公告)日：2012-06-01

申请号：FR1001966

申请日：2010-05-07

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LA ROSA FRANCESCO

IPC: G01R27/26 ,  G06F3/044 ,  G06K11/06

公开(公告)号：FR2959826A1

公开(公告)日：2011-11-11

申请号：FR1001966

申请日：2010-05-07

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LA ROSA FRANCESCO

IPC: G01R27/26 ,  G06F3/044 ,  G06K11/06

Abstract: L'invention comprend des étapes consistant à : relier une première borne (A) de la capacité au point milieu (N1) d'un premier pont diviseur de tension (L1), appliquer une première tension (V1) à une seconde borne (B) de la capacité, maintenir une tension (V1) d'un point milieu (N1) du premier pont diviseur au voisinage d'une tension de référence (Vref), et décharger un point milieu (N2) d'un second pont diviseur (L2) avec un courant constant (I). Lorsqu'une tension (V2) du point milieu (N2) du second pont atteint un premier seuil (Vref), appliquer une seconde tension (GND) à la seconde borne (B) de la capacité, et mesurer le temps nécessaire à ce que la tension (V2) atteigne un second seuil (Vref').

公开(公告)号：FR2959580A1

公开(公告)日：2011-11-04

申请号：FR1053424

申请日：2010-05-03

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LA ROSA FRANCESCO

IPC: G06F21/55 ,  G06F21/75 ,  G06F21/77 ,  G06K19/07

Abstract: L'invention concerne un dispositif de détection d'une attaque par injection de fautes, comprenant : un circuit de détection (22) d'une interruption d'une alimentation ; un circuit de comparaison (24) de la durée de ladite interruption à un premier seuil (VT) ; et un compteur (26) du nombre d'interruptions successives de l'alimentation dont la durée n'excède pas ledit premier seuil.

公开(公告)号：FR3109239B1

公开(公告)日：2022-04-22

申请号：FR2003730

申请日：2020-04-14

Applicant: ST MICROELECTRONICS ROUSSET ,  ST MICROELECTRONICS SRL

Inventor： LA ROSA FRANCESCO ,  CASTALDO ENRICO ,  GRANDE FRANCESCA ,  PAGANO SANTI NUNZIO ANTONINO ,  NASTASI GIUSEPPE ,  ITALIANO FRANCO

IPC: G11C7/00 ,  G06F12/00

Abstract: Le circuit intégré de mémoire non-volatile (NVM) comprend des cellules mémoires logées dans un caisson semiconducteur (PW1) et comportant chacune un transistor d’état (TEsel, TEnsl) ayant une grille flottante (FG) et une grille de commande (CG), ainsi que des moyens d’effacement configurés, lors d’un cycle d’effacement, pour polariser le caisson semiconducteur (PW1) à une première tension d’effacement (VYP), et, par l’intermédiaire de commutateurs de grille de commande (CGSW), pour polariser des grilles de commande de cellules mémoires sélectionnées (TEsel) à une deuxième tension d’effacement (VNN). Les moyens d’effacement sont configurés pour augmenter le niveau de la première tension d’effacement (VYP) résultant d’une augmentation d’une valeur d’usure (AG) représentative du vieillissement des cellules mémoires, de sorte que le niveau de la première tension d’effacement (VYP) peut être supérieur à un niveau de claquage (HVmax) des commutateurs de grille de commande (CGSW). Figure de l’abrégé : figure 1