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公开(公告)号：KR1020070054895A
公开(公告)日：2007-05-30
申请号：KR1020050112991
申请日：2005-11-24
Applicant: 삼성전자주식회사
IPC: H01L27/108 , H01L27/10
CPC classification number: H01L27/11502 , H01L28/55 , H01L28/75
Abstract: 향상된 특성을 갖는 강유전체 커패시터를 포함하는 반도체 장치의 제조 방법이 개시된다. 기판 상에 형성된 절연 구조물을 식각하여 상기 기판을 노출시키는 개구를 형성한다. 상기 개구를 매몰하면서, 상기 절연 구조물의 상면을 덮는 티타늄알루미늄 질화막을 형성한다. 상기 절연 구조물의 표면이 노출되도록 상기 티타늄알루미늄 질화막에 화학적 기계연마 공정을 수행하여 상기 개구 내에 콘택 패드를 형성한다. 상기 절연 구조물 및 상기 콘택 패드 상에 형성되고, 상기 콘택 패드와 전기적으로 연결되는 하부 전극층을 형성한다. 상기 하부 전극층 상에 강유전체층 및 상부 전극층 형성함으로서 강유전체 커패시터를 포함하는 반도체 장치가 완성된다. 상술한 방법은 티타늄 알루미늄 질화물로 이루어진 평탄한 상면을 갖는 콘택을 형성함으로서 실질 적으로 균일한 두께를 갖는 하부 전극층 및 강유전체층을 형성할 수 있다.
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公开(公告)号：KR100679604B1
公开(公告)日：2007-02-06
申请号：KR1020060006121
申请日：2006-01-20
Applicant: 삼성전자주식회사
IPC: G11B9/14
Abstract: A manufacturing method of an information processing device is provided to form a polarized layer having extremely small RMS and P-V values through a chemical mechanical polishing process under low-temperature and low-speed polishing conditions, thereby remarkably reducing wear of a probe. An electrode(105) is formed on an object(100). A preliminary polarized layer is formed on the electrode(105). A surface of the preliminary polarized layer is polished through a chemical mechanical process to form a polarized layer(115) on the electrode(105). A reaction preventive layer(120) is formed on the polarized layer(115). A semiconductor layer(125) is formed on the preventive layer(120). A probe is disposed on the semiconductor layer(125).
Abstract translation: 提供了一种信息处理设备的制造方法，以通过在低温和低速抛光条件下的化学机械抛光工艺形成具有极小的RMS和P-V值的极化层，由此显着地减少了探针的磨损。 电极（105）形成在物体（100）上。 初始极化层形成在电极（105）上。 预偏振层的表面通过化学机械工艺抛光以在电极（105）上形成偏振层（115）。 在偏光层（115）上形成反应防止层（120）。 在防止层（120）上形成半导体层（125）。 探针设置在半导体层（125）上。
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公开(公告)号：KR100663356B1
公开(公告)日：2007-01-02
申请号：KR1020050012081
申请日：2005-02-14
Applicant: 삼성전자주식회사
IPC: H01L27/105 , H01L21/304
CPC classification number: H01L27/11502 , H01L21/3212 , H01L21/76895 , H01L27/11507 , H01L28/55 , H01L28/60 , H01L28/65 , H01L28/75
Abstract: 부분적 화학기계적 연마공정을 갖는 강유전체 메모리 소자의 제조방법들을 제공한다. 이 방법들은 반도체기판 상에 층간절연막을 구비한다. 상기 층간절연막을 관통하여 상기 반도체기판을 노출시키는 콘택홀을 형성한다. 상기 콘택홀을 갖는 층간절연막 상에 상기 콘택홀을 채우는 금속막을 형성한다. 상기 층간절연막 상부가 노출될 때까지 상기 금속막을 평탄화하여 매몰 콘택 플러그(buried contact plug;BC plug)를 형성한다. 상기 매몰 콘택 플러그를 갖는 반도체기판 상에 접착층, 산화방지막, 하부도전막, 강유전체막 및 상부도전막을 차례로 형성하되, 상기 강유전체막 하부의 막들 중 선택되는 어느 하나의 막을 형성한 후 부분적 화학기계적 연마공정(partial chemical mechanical polishing; partial CMP)을 진행하여 상기 선택된 막을 평탄화하는 단계를 포함한다. 상기 상부도전막, 강유전체막, 하부도전막, 산화방지막 및 접착층을 차례로 패터닝하여 상기 매립 콘택 플러그 상부에 강유전체 캐패시터를 형성한다.
강유전체 캐패시터(feroelectric capacitor), 강유전체 랜덤 억세스 메모리(feroelectric random acess memory; FeRAM), 부분적 화학기계적 연마공정(partially chemical mechanical polishing process), 분극, 디싱(dishing)-
公开(公告)号：KR100660550B1
公开(公告)日：2006-12-22
申请号：KR1020050086433
申请日：2005-09-15
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247 , H01L27/04 , H01L21/31
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公开(公告)号：KR100634386B1
公开(公告)日：2006-10-16
申请号：KR1020040056482
申请日：2004-07-20
Applicant: 삼성전자주식회사
IPC: H01L21/205 , H01L27/105
CPC classification number: C23C16/45565 , C23C16/4411 , C23C16/452 , C23C16/45514
Abstract: 본 발명은 유기금속 화학기상증착 장치, 이를 이용한 강유전체 캐패시터의 형성방법 및 강유전체 메모리 소자의 제조방법에 관한 것으로, 유기금속 화학기상증착 공정에 소요되는 유기금속 전구체 가스와 캐리어 가스 및 산화제 가스 중에서, 상기 유기금속 전구체 가스와 캐리어 가스를 가열된 상태로 공정 챔버 내로 분사하는 제1분사부와, 상기 산화제 가스를 가열된 상태로 공정 챔버 내로 분사하는 제2분사부를 포함하는 2중 구조로서, 상기 유기금속 전구체 가스와 상기 산화제 가스가 상기 제1분사부와 상기 제2분사부를 각각 통과하기 이전에 프리 믹싱(pre-mixing)되는 것을 억제하는 샤워 헤드를 포함하는 것을 특징으로 하는 유기금속 화학기상증착 장치를 이용하여 PZT를 (111)면 또는 (100)면으로 우선 배향된 주상조직으로 결정 성장시키는 것을 특징으로 한다. 이에 의하면, PZT는 (111)면 또는 (100)면으로 우선 배향된 주상조직으로 결정 성장되어 우수한 전기적 특성을 갖는 강유전체를 갖는 강유전체 캐패시터 및 강유전체 메모리 소자를 제조할 수 있게 된다.
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Patent Agency Ranking
公开(公告)号：KR1020060091190A
公开(公告)日：2006-08-18
申请号：KR1020050012081
申请日：2005-02-14
Applicant: 삼성전자주식회사
IPC: H01L27/105 , H01L21/304
CPC classification number: H01L27/11502 , H01L21/3212 , H01L21/76895 , H01L27/11507 , H01L28/55 , H01L28/60 , H01L28/65 , H01L28/75
Abstract: 부분적 화학기계적 연마공정을 갖는 강유전체 메모리 소자의 제조방법들을 제공한다. 이 방법들은 반도체기판 상에 층간절연막을 구비한다. 상기 층간절연막을 관통하여 상기 반도체기판을 노출시키는 콘택홀을 형성한다. 상기 콘택홀을 갖는 층간절연막 상에 상기 콘택홀을 채우는 금속막을 형성한다. 상기 층간절연막 상부가 노출될 때까지 상기 금속막을 평탄화하여 매몰 콘택 플러그(buried contact plug;BC plug)를 형성한다. 상기 매몰 콘택 플러그를 갖는 반도체기판 상에 접착층, 산화방지막, 하부도전막, 강유전체막 및 상부도전막을 차례로 형성하되, 상기 강유전체막 하부의 막들 중 선택되는 어느 하나의 막을 형성한 후 부분적 화학기계적 연마공정(partial chemical mechanical polishing; partial CMP)을 진행하여 상기 선택된 막을 평탄화하는 단계를 포함한다. 상기 상부도전막, 강유전체막, 하부도전막, 산화방지막 및 접착층을 차례로 패터닝하여 상기 매립 콘택 플러그 상부에 강유전체 캐패시터를 형성한다.
강유전체 캐패시터(feroelectric capacitor), 강유전체 랜덤 억세스 메모리(feroelectric random acess memory; FeRAM), 부분적 화학기계적 연마공정(partially chemical mechanical polishing process), 분극, 디싱(dishing)-
公开(公告)号：KR100591762B1
公开(公告)日：2006-06-22
申请号：KR1020040003925
申请日：2004-01-19
Applicant: 삼성전자주식회사
IPC: C23C16/455
CPC classification number: C23C16/4481
Abstract: 본 발명은 증착 장치에 관한 것으로, 증착 장치는 제 1소스가스의 원료물질을 주기적으로 공급하는 펄스 유체공급기를 가진다. 펄스 유체공급기는 복수의 포트들이 형성된 몸체와 원료물질이 일시적으로 채워지는 버퍼부 및 포트들간에 연결되는 통로를 조절하는 조절부를 가진다. 펄스 유체공급기는 충전 단계, 방출 단계, 그리고 펌핑 단계를 하나의 주기로 하여 이를 반복함으로써 원료물질을 주기적으로 반응실로 공급한다. 본 발명에 의하면 원료물질을 주기적으로 공급시 원료물질의 유량이 유동되거나 헌팅이 발생되는 것을 방지하고, 일정량의 원료물질을 주기적으로 공급할 수 있다.
증착, 펄스 유체공급기, 주기적 화학 기상 증착법, 원자층 증착법Abstract translation: 本发明涉及一种沉积设备，其中沉积设备具有用于周期性地供应第一源气体的源材料的脉冲流体供应器。 脉冲式流体供给器具有形成有多个口的主体，临时填充有原料的缓冲部以及用于限制连接在口之间的通路的限制部。 脉冲流体供应在一个循环中周期性地重复充电步骤，排放步骤和泵送步骤，以周期性地将原材料供应到反应室。 根据本发明，当周期性地供应原料时，防止原料的流量流动或发生振荡，并且可以定期供应一定量的原料。
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公开(公告)号：KR1020060055705A
公开(公告)日：2006-05-24
申请号：KR1020040094708
申请日：2004-11-18
Applicant: 삼성전자주식회사
IPC: H01L27/10 , H01L27/105
CPC classification number: H01L28/55 , H01G7/06 , H01L21/2855 , H01L28/65 , H01L28/75
Abstract: 본 발명은 에프램(FRAM; (Ferroelectric Random Access Memory) 제작에 관한 것으로, 특히 이리듐(Ir)/이리듐옥사이드(IrO2)/강유전체(PZT)/이리듐(Ir) 구조의 강유전체 커패시터 (Ferroelectric capacitor)에서 보유 특성(retention) 및 피로 (Fatigue) 현상을 개선하기 위해 커패시터의 상부 전극을 스퍼터링 파워 (sputtering power)를 변화시켜 IrOx/Ir(O)x 구조로 제조하는 공정 및 장치에 관한 것이다. 구체적으로, 초기 낮은 파워에서 산소가 많은 이리듐옥사이드 (IrOx: Oxygen rich)을 형성한 후 인시튜(in-situ)로 파워를 증가시켜 이리듐이 많은 이리듐옥사이드(Ir(O)x: Iridium rich) 막을 형성한다. 이러한 방법으로 형성된 IrOx/Ir(O)x 의 상부전극을 강유전체(PZT)에 적용한 결과, 피로현상이 없었고 보유 특성(Retention)이 향상되는 효과가 있다.
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公开(公告)号：KR101713871B1
公开(公告)日：2017-03-09
申请号：KR1020130027037
申请日：2013-03-14
Applicant: 삼성전자주식회사
IPC: G11C11/15 , H01L21/8247 , H01L27/115
CPC classification number: H01L43/12 , G11C11/161 , H01L27/228
Abstract: 자기저항메모리장치제조방법에서, 기판상에서로접촉하여교대로반복적으로배치된제1 및제2 패턴들을형성한다.제1 및제2 패턴들상면에제1 캐핑막을형성한다. 제1 캐핑막의일부및 그아래의제2 패턴을제거하여기판상면을노출시키는제1 개구를형성한다. 제1 개구의하부를채우는소스라인을형성한다. 제1 개구의상부를채우는제2 캐핑막패턴을형성한다. 제1 캐핑막의일부및 그아래의제2 패턴을제거하여제2 개구를형성한다. 제2 개구를채우며기판상에순차적으로적층된콘택플러그및 패드막을일체적으로형성한다.
Abstract translation: 制造磁阻随机存取存储器（MRAM）器件的方法包括以交替和重复的布置在衬底上形成第一和第二图案，在第一和第二图案的顶表面上形成第一封盖层，以及去除第一和第二图案的第一部分 盖层和其下的第二图案的一部分以形成暴露基板的第一开口。 所述方法还包括分别形成填充所述第一开口的下部的源极线，分别形成填充所述第一开口的上部的第二封盖层图案，以及移除所述第一封盖层的第二部分及其下面的第二图案的一部分， 形成露出衬底的第二开口。 然后，将接触塞和垫层一体地形成并依次堆叠在基板上以填充第二开口。
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