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公开(公告)号：KR1020170109461A
公开(公告)日：2017-09-29
申请号：KR1020160033647
申请日：2016-03-21
Applicant: 성균관대학교산학협력단
IPC: H01L29/788 , H01L29/423 , H01L29/73 , H01L29/417 , H01L29/66
CPC classification number: H01L29/7883 , H01L29/41733 , H01L29/42324 , H01L29/66765 , H01L29/7311
Abstract: 본발명의일 실시예에따른공명터널소자(resonant tunneling device)는축퇴된반도체층; 축퇴된반도체층상에형성되는제 1 무기물층; 제 1무기물층상에형성되는유기물층; 및유기물층상에형성되는전극층을포함하되, 유기물층은불연속적인복수의에너지준위를갖도록형성된다.
Abstract translation: 根据本发明实施例的谐振隧穿器件包括退化半导体层; 形成在退化半导体层上的第一无机材料层; 形成在第一无机材料层上的有机材料层; 以及形成在有机层上的电极层，其中有机层形成为具有多个不连续的能级。
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公开(公告)号：KR1020170097300A
公开(公告)日：2017-08-28
申请号：KR1020160018873
申请日：2016-02-18
Applicant: 성균관대학교산학협력단
IPC: H01L27/15 , H01L21/768 , H01L21/3213 , H01L21/28 , H01L33/36
CPC classification number: H01L31/072 , H01L31/0224 , H01L31/022466 , H01L31/028 , H01L31/1864 , H01L31/1884 , Y02E10/547
Abstract: 2차원반도체를이용한전자소자의전극형성시, 기판상에 n형또는 p형으로도핑된 2차원반도체층을형성하고, 도핑된 2차원반도체층의제 1 영역및 제 2 영역을미리정해진패턴의형상대로패터닝하고, 패터닝된제 1 영역및 제 2 영역의상부에각각제 1 전극및 제 2 전극을형성한다.
Abstract translation: 一种在衬底上形成掺杂有n型或p型的二维半导体层的方法，以预定图案形成掺杂二维半导体层的第一区域和第二区域 并且，第一电极和第二电极分别形成在图案化的第一区域和第二区域上。
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Patent Agency Ranking
公开(公告)号：KR1020150089742A
公开(公告)日：2015-08-05
申请号：KR1020140010721
申请日：2014-01-28
Applicant: 삼성전자주식회사 , 성균관대학교산학협력단
IPC: H01L29/16 , H01L29/772 , H01L21/335
CPC classification number: H01L29/1606 , H01L29/78
Abstract: 튜너블배리어를구비한그래핀트랜지스터가개시된다. 개시된그래핀트랜지스터는반도체기판상에배치된절연박막과, 상기절연박막상의그래핀층과, 상기그래핀층의일단부와연결된제1전극과, 상기그래핀층의타단부로부터이격되며상기반도체기판과접촉하는제2전극과, 상기그래핀층상의게이트전극을포함한다. 상기반도체기판및 상기그래핀층사이에튜너블에너지배리어가형성된다.
Abstract translation: 公开了一种包括可调屏障的石墨烯晶体管。 所公开的石墨烯晶体管包括布置在半导体衬底上的绝缘薄膜; 绝缘薄膜上的石墨烯层; 连接到所述石墨烯层的一端的第一电极; 与石墨烯层的另一端分离并与半导体基板接触的第二电极; 和石墨烯层上的栅电极。 在半导体衬底和石墨烯层之间形成能量势垒。
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公开(公告)号：KR101473854B1
公开(公告)日：2014-12-17
申请号：KR1020140139697
申请日：2014-10-16
Applicant: 성균관대학교산학협력단
Abstract: DNA 패턴을 형성하는 단계 및 상기 DNA 패턴 상에 그래핀을 형성하는 단계를 포함하는 그래핀의 패턴 형성 방법에 관한 것이다.
Abstract translation: 形成DNA图案，并在DNA图案上形成石墨烯。
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公开(公告)号：KR1020140141542A
公开(公告)日：2014-12-10
申请号：KR1020140139697
申请日：2014-10-16
Applicant: 성균관대학교산학협력단
CPC classification number: C01B32/184 , B82B3/0009 , C01B2204/00 , C23C16/18
Abstract: DNA 패턴을 형성하는 단계 및 상기 DNA 패턴 상에 그래핀을 형성하는 단계를 포함하는 그래핀의 패턴 형성 방법에 관한 것이다.
Abstract translation: 本发明涉及形成石墨烯图案的方法，包括以下步骤：形成DNA图案; 并在DNA图案上形成石墨烯。 根据本发明，可以通过以目标图案生长石墨烯来形成石墨烯图案。 根据本发明的方法，可以获得纳米尺寸均匀的石墨烯图案。
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公开(公告)号：KR1020140141541A
公开(公告)日：2014-12-10
申请号：KR1020140139696
申请日：2014-10-16
Applicant: 성균관대학교산학협력단
CPC classification number: C01B32/184 , B82B3/0009 , C01B2204/00 , C23C16/18
Abstract: DNA 패턴을 형성하는 단계 및 상기 DNA 패턴 상에 그래핀을 형성하는 단계를 포함하는 그래핀의 패턴 형성 방법에 관한 것이다.
Abstract translation: 本发明涉及形成石墨烯图案的方法，包括以下步骤：形成DNA图案; 并在DNA图案上形成石墨烯。 根据本发明，可以通过以目标图案生长石墨烯来形成石墨烯图案。 根据本发明的方法，可以获得纳米尺寸均匀的石墨烯图案。
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公开(公告)号：KR1020140087549A
公开(公告)日：2014-07-09
申请号：KR1020120157977
申请日：2012-12-31
Applicant: (재)한국나노기술원 , 성균관대학교산학협력단
IPC: H01L21/26 , H01L21/324
CPC classification number: H01L21/3221 , H01L21/26513 , H01L21/28512 , H01L21/28518 , H01L21/324 , H01L29/45
Abstract: The present invention relates to a method of repairing a defect in a junction region of a semiconductor device. A p-Ge layer grows on a substrate, and an n+ Ge region is formed on the p-Ge layer through ion implantation or in-situ doping is performed on the upper portion of the p-Ge layer to form the n+ Ge region or an oxide layer is deposited on the p-Ge layer, pattered, etched, and in-situ doped to form the n+ Ge region. After an oxide layer for capping is formed, heat treatment is performed thereon at a temperature of 600-700°C for 1 to 3 hours to deposit an electrode. A leakage current is minimized to improve characteristics of a semiconductor device by relatively reducing deep junction through the heat treatment. The method has advantages in that high integration and refinement of the semiconductor device are realized.
Abstract translation: 本发明涉及修复半导体器件的接合区域中的缺陷的方法。 p-Ge层在衬底上生长，并且通过离子注入在p-Ge层上形成n + Ge区，或者在p-Ge层的上部进行原位掺杂以形成n + Ge区或 氧化物层沉积在p-Ge层上，图案化，蚀刻和原位掺杂以形成n + Ge区域。 在形成用于封盖的氧化物层之后，在600-700℃的温度下对其进行1至3小时的热处理以沉积电极。 通过相对减少通过热处理的深度接合，使漏电流最小化以改善半导体器件的特性。 该方法具有实现半导体器件的高集成度和精细化的优点。
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