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2.发明公开대전된 물질을 이용한 1 차원 또는 2 차원 전도성 나노선의 고집적 방법 및 그에 의한 전도성 집적 나노선 失效使用充电材料的1维或2维导电性纳米管的高度整合方法，以及高度集成的导电性纳米管
公开(公告)号：KR1020110004159A
公开(公告)日：2011-01-13
申请号：KR1020090061816
申请日：2009-07-07
Applicant: 성균관대학교산학협력단
CPC classification number: H01L21/02603 , B82Y40/00 , H01L21/02554 , H01L21/0275 , H01L21/2236 , H01L29/0669
Abstract: PURPOSE: A high integration method of 1 dimensional or 2 dimensional conductive nanowires is provided to integrate 1 dimensional or 2 dimensional conductive nanowires by forming a electron beam resist layer patterned by nanounit of a linear or lattice form through an electron beam lithography. CONSTITUTION: A high integration method of 1 dimensional or 2 dimensional conductive nanowires comprises the steps of; forming a passivation layer on a substrate; coating an electron beam resist layer on the passivation layer and patterning the electron beam resist layer using electron beam lithography; forming an interlayer on the passivation layer exposed through an opening of the nano pattern; forming the nano pattern of the interlayer on the passivation layer by removing the electron beam resist layer of nano pattern; forming an adsorption layer on the interlayer; applying a solution including a charged material on the adsorption layer; and forming nano wires including charged materials; and forming conductive nano wires by applying nano particles charged opposite to the charged material.
Abstract translation: 目的：提供一维或二维导电纳米线的高积分方法，通过形成通过电子束光刻的线性或格子形式的纳米单元图案化的电子束抗蚀层，从而整合一维或二维导电纳米线。 构成：1维或2维导电纳米线的高集成度方法包括以下步骤： 在衬底上形成钝化层; 在钝化层上涂覆电子束抗蚀剂层，并使用电子束光刻图案化电子束抗蚀剂层; 在通过纳米图案的开口暴露的钝化层上形成中间层; 通过去除纳米图案的电子束抗蚀剂层，在钝化层上形成中间层的纳米图案; 在中间层上形成吸附层; 将包含带电材料的溶液施加到吸附层上; 并形成包含带电材料的纳米线; 并通过施加与带电材料相反的纳米颗粒形成导电纳米线。
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公开(公告)号：KR1020090114655A
公开(公告)日：2009-11-04
申请号：KR1020080040404
申请日：2008-04-30
Applicant: 성균관대학교산학협력단
IPC: H01L21/31 , H01L21/208 , B82Y40/00
CPC classification number: H01L21/02282 , H01L21/02164 , H01L21/76897
Abstract: PURPOSE: A method for manufacturing SiO2 dielectric layers using low temperature liquid phase deposition technology are provided to improve the degree of integration by using the conformal insulating layer. CONSTITUTION: The circuit region(33) is formed in the fixed region on the semiconductor substrate(31). The photoresist is evaporated in the front side of the semiconductor board which has the circuit region. The photoresist pattern which exposes the circuit region by performing the exposure development process on a photoresist is formed. The first insulating layer(37) is formed by the low temperature LPD(Liquid Phase Deposition) on the exposed circuit region. The photoresist pattern is removed. The metal wiring(39) electrically connected to the semiconductor substrate to the circuit region is formed.
Abstract translation: 目的：提供使用低温液相沉积技术制造SiO 2电介质层的方法，以通过使用保形绝缘层来提高集成度。 构成：电路区域（33）形成在半导体衬底（31）上的固定区域中。 在具有电路区域的半导体板的正面中蒸发光致抗蚀剂。 形成通过对光致抗蚀剂进行曝光显影处理来曝光电路区域的光致抗蚀剂图案。 第一绝缘层（37）由暴露电路区域上的低温LPD（液相沉积）形成。 去除光致抗蚀剂图案。 形成与半导体基板电连接到电路区域的金属布线（39）。
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公开(公告)号：KR1020140010892A
公开(公告)日：2014-01-27
申请号：KR1020130082292
申请日：2013-07-12
Applicant: 성균관대학교산학협력단
CPC classification number: C01B32/186 , B41M5/10 , G03F7/00
Abstract: The present invention relates to a graphene patterning method which includes a step of forming a DNA pattern, and a step of forming graphene on the DNA pattern. The graphene patterning method includes a DNA pattern formation step, and a graphene formation step on the DNA pattern.
Abstract translation: 本发明涉及一种石墨烯图案化方法，其包括形成DNA图案的步骤和在DNA图案上形成石墨烯的步骤。 石墨烯图案化方法包括DNA图案形成步骤和DNA图案上的石墨烯形成步骤。
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公开(公告)号：KR101094738B1
公开(公告)日：2011-12-16
申请号：KR1020110008340
申请日：2011-01-27
Applicant: 성균관대학교산학협력단
Abstract: 본 발명은 나노 소자의 형성방법에 관한 것으로, 적어도 하나의 층으로 된 기판 상에 나노 스케일의 자기조립 물질층을 형성하는 단계, 상기 자기조립 물질층 상에 마스크층을 형성하는 단계, 상기 마스크층을 마스크로 하여 상기 기판 상에 표면처리 공정을 수행하는 단계 및 상기 자기조립 물질층을 제거하는 단계를 포함하는 구성을 마련한다.
상기와 같은 나노 소자의 형성방법에 의해, 광원을 이용하지 않고 나노 스케일로 기판을 패터닝하고, 이온주입 공정 및 식각 공정을 수행하여 나노 소자를 제조할 수 있다.-
Patent Agency Ranking
公开(公告)号：KR101062416B1
公开(公告)日：2011-09-06
申请号：KR1020080098992
申请日：2008-10-09
Applicant: 성균관대학교산학협력단
CPC classification number: H01L21/32139 , B81C1/00396 , B81C2201/0149 , B81C2201/0198 , B82Y10/00 , H01L21/0332 , H01L29/0665 , H01L29/0673 , H01L29/78
Abstract: 본 발명은 나노 소자의 형성방법에 관한 것으로, 적어도 하나의 층으로 된 기판 상에 나노 스케일의 자기조립 물질층을 형성하는 단계, 상기 자기조립 물질층 상에 마스크층을 형성하는 단계, 상기 마스크층을 마스크로 하여 상기 기판 상에 표면처리 공정을 수행하는 단계 및 상기 자기조립 물질층을 제거하는 단계를 포함하는 구성을 마련한다.
상기와 같은 나노 소자의 형성방법에 의해, 광원을 이용하지 않고 나노 스케일로 기판을 패터닝하고, 이온주입 공정 및 식각 공정을 수행하여 나노 소자를 제조할 수 있다.
자기조립, 나노구조체, 마스크, 식각, 이온 주입-
公开(公告)号：KR100985213B1
公开(公告)日：2010-10-05
申请号：KR1020080040404
申请日：2008-04-30
Applicant: 성균관대학교산학협력단
IPC: H01L21/31 , H01L21/208 , B82Y40/00
Abstract: 본 발명은 저온 액상 증착 기술을 이용한 실리콘산화물 절연막의 제조방법에 관한 것으로, 반도체 기판 상의 소정영역에 회로영역을 형성하는 단계, 상기 회로영역을 갖는 상기 반도체 기판의 전면에 포토레지스트를 증착하고, 상기 포토레지스트 상에 노광 및 현상공정을 수행하여 상기 회로영역을 노출시키는 포토레지스트 패턴을 형성하는 단계, 상기 노출된 회로영역 상에 저온 LPD(Liquid Phase Deposition)로 제1 절연막을 형성하는 단계, 상기 포토레지스트 패턴을 제거하는 단계 및 상기 반도체 기판 상에 상기 회로영역과 전기적으로 연결된 금속 배선을 형성하는 단계를 포함하는 구성을 마련한다.
상기와 같은 저온 액상 증착 기술을 이용한 실리콘산화물 절연막의 제조방법을 이용하는 것에 의해, 종래 반도체 제조에 이용되는 장치의 공정 한계를 극복하고, 전기적 및 열적 특성이 향상된 절연막을 제조할 수 있다.
LPD, 실리콘산화물, 절연막, H2SiF6, H3BO3-
公开(公告)号：KR100701024B1
公开(公告)日：2007-03-29
申请号：KR1020050038892
申请日：2005-05-10
Applicant: 성균관대학교산학협력단
IPC: H01L21/768 , B82Y40/00
Abstract: 본 발명은, 실리콘 등으로 구성될 수 있는 피처리기판 상에 금속층 또는 절연층을 증착하는 제1증착공정, 상기 금속층 또는 절연층 상에 PR층을 증착한 후, 다수의 트렌치 형상으로 패턴을 형성하여 잔류 PR층과 함께 상기 금속층 또는 절연층이 노출되게 하는 공정, 및 애싱 공정을 통해 잔류 PR의 폭을 감소시켜 상기 금속층 또는 절연층의 노출 면적을 증가시키는 공정을 구비한 나노 와이어 형성방법에 있어서, 상기 노출된 금속층 또는 절연층 위를 절연층 또는 도전성 재료로 증착(또는 충진)하는 제2 증착공정, 및 상기 잔류 PR을 제거하여 트렌치를 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 나노 와이어 형성방법 및 이 나노 와이어 형성방법을 통해 제조된 반도체장치를 제공한다.
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公开(公告)号：KR1020110014258A
公开(公告)日：2011-02-10
申请号：KR1020110008340
申请日：2011-01-27
Applicant: 성균관대학교산학협력단
CPC classification number: H01L21/02601 , B82B3/0038 , B82Y40/00
Abstract: PURPOSE: A formation method of a nano device is provided to perform an ion implantation process and an etching process in a nano scale while not applying an exposure process. CONSTITUTION: A formation method of a nano device comprises the steps of: forming a nanoscale self-assembly material layer(23) on a substrate(21) which has at least one layer; forming a mask layer(25) on the self-assembly material layer; performing a surface treatment process on the substrate; and removing the self-assembly material layer. The surface treatment process is an etching process or ion injection process.
Abstract translation: 目的：提供纳米器件的形成方法，以在不施加曝光工艺的情况下进行纳米级的离子注入工艺和蚀刻工艺。 构成：纳米器件的形成方法包括以下步骤：在具有至少一层的衬底（21）上形成纳米级自组装材料层（23）; 在所述自组装材料层上形成掩模层（25）; 在基板上进行表面处理工艺; 并移除自组装材料层。 表面处理工艺是蚀刻工艺或离子注入工艺。
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公开(公告)号：KR1020100039978A
公开(公告)日：2010-04-19
申请号：KR1020080098992
申请日：2008-10-09
Applicant: 성균관대학교산학협력단
CPC classification number: H01L21/32139 , B81C1/00396 , B81C2201/0149 , B81C2201/0198 , B82Y10/00 , H01L21/0332 , H01L29/0665 , H01L29/0673 , H01L29/78
Abstract: PURPOSE: A nano device forming method is provided to pattern a substrate in a nano scale without using a light source, to improve the degree of integration of the device while reducing the fabrication cost, and to improve the yield of the device production. CONSTITUTION: A nano device forming method comprises the following steps: forming a self-assembly material layer(23) in a nano scale on a substrate(21) formed with more than one layer; forming a mask layer(25) on the self-assembly material layer; performing a surface processing on the substrate using the mask layer as a mask; and removing the self-assembly material layer. The surface processing is either an etching or an ion inserting. The mask layer contains a substance selected from the group consisting of gold, silver, silicon, silicon oxide, silicon nitride, iron, cadmium selenide, carbon nano tube, bucky ball and grapheme.
Abstract translation: 目的：提供一种纳米器件形成方法，用于在不使用光源的情况下以纳米尺度对衬底进行图案化，从而提高器件的集成度，同时降低制造成本，并提高器件生产的产量。 构成：纳米器件形成方法包括以下步骤：在形成有多于一层的衬底（21）上形成纳米尺度的自组装材料层（23）; 在所述自组装材料层上形成掩模层（25）; 使用掩模层作为掩模在基板上进行表面处理; 并移除自组装材料层。 表面处理是蚀刻或离子插入。 掩模层包含选自金，银，硅，氧化硅，氮化硅，铁，硒化镉，碳纳米管，巴基球和图形的物质。
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