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公开(公告)号：KR1020000033517A
公开(公告)日：2000-06-15
申请号：KR1019980050413
申请日：1998-11-24
Applicant: 한국전자통신연구원
IPC: H01L23/48
Abstract: PURPOSE: An integrated elements with a trench filled with air and a method for manufacturing the same are included to transfer signals through a wiring safely by minimizing the capacitive coupling. CONSTITUTION: A method for manufacturing the integrated elements with a trench filled with air include first and second steps. In the first step, a plurality of first trenches(57) are formed in a board(30) by way of a selective etching. In the second step, air is filled in the first trench by forming a first dielectric layer(33) in the structure after the first step is performed and by filling the opening of the first trench(57). The air filled inside of the first trench(57) is accumulated to form an air layer(31).
Abstract translation: 目的：包含填充空气的沟槽的集成元件及其制造方法被包括以通过最小化电容耦合来安全地传输信号通过布线。 构成：用填充有空气的沟槽制造集成元件的方法包括第一和第二步骤。 在第一步骤中，通过选择性蚀刻在板（30）中形成多个第一沟槽（57）。 在第二步骤中，通过在执行第一步骤之后在结构中形成第一介电层（33）并填充第一沟槽（57）的开口，将空气填充在第一沟槽中。 填充在第一沟槽（57）内部的空气被积聚形成空气层（31）。
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公开(公告)号：KR1019990051075A
公开(公告)日：1999-07-05
申请号：KR1019970070314
申请日：1997-12-19
Applicant: 한국전자통신연구원
IPC: H03F3/20
Abstract: 본 발명은 CMOS를 이용한 초고주파 증폭기 설계에 있어 잡음특성 및 전력이득 등 회로성능을 변화시키지 않으면서 전력소모를 감소시키는 동시에 칩의 면적을 줄이는 CMOS 저전력 초고주파 증폭기에 관한 것이다. 그 목적은 RF 초크 인덕터 대신 능동소자를 사용함으로써 소비전력을 절반으로 감소시키는 동시에 칩의 면적도 크게 줄일 수 있게 하는 데에 있다. 그 특징은 자신의 소스가 제 1 용량수단를 통하여 접지되며 자신의 드레인이 제 1 유도수단를 통하여 전원과 연결되며 자신의 게이트가 제 1 저항수단을 통하여 전원과 연결되어 있는 제 1 증폭수단과, 자신의 소스가 제 2 유도수단을 통하여 접지되며 자신의 드레인이 제 2 용량수단을 통하여 그 제 1 증폭수단의 게이트에 연결되며 제 1 정합수단을 통하여 입력신호를 자신의 게이트로 입력받는 제 2 증폭수단 및 자신의 소스가 그 제 1 증폭수단의 소스에 연결되며 자신의 드레인이 그 제 2 증폭수단의 드레인에 연결되며 자신의 게이트가 제 2 저항수단을 통하여 자신의 드레인과 연결되어 있는 제 3 증폭수단으로 구성되며, 바이어스 회로가 제 3 저항수단을 통하여 그 제 2 증폭수단의 게이트에 연결되며, 출력신호가 그 제 1 증폭수단의 드레인으로부터 제 2 정합수단을 통하여 출력되는 데에 있다. 그 효과는 RF 칩 가격을 감소시킬 수 있는 데에 그 효과가 있다.
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公开(公告)号：KR1019970003933A
公开(公告)日：1997-01-29
申请号：KR1019950017307
申请日：1995-06-24
Applicant: 한국전자통신연구원
IPC: H01L27/06 , H01L21/822
Abstract: 본 발명은 고속 동작용 주문형 반도체(Application Specified Integrated Circuit: 이하, ASIC이라 약칭함)에 적합한 BiCMOS(Bipolar Complementary Metal Oxide Semiconductor) 소자의 제조방법에 관한 것으로서, 그 특징은, 3층 구조로 되어 밑에서부터 차례로 p
- /n
+ /n
- 형 또는 n
- /p
+ /p
- 형으로 된 기판에 소정의 깊이와 소정의 넓이로 p-웰과 n-웰을 인접하게 형성하되, 웰들의 깊이가, p
- /n
+ /n
- 형의 기판인 경우에는 제3층인 n-층의 바닥까지의 깊이로, n
- /p
+ /p
- 형의 기판인 경우에는 제3층인 p
- 층의 바닥까지의 깊이로 p
- 웰과 n
- 웰을 인접하게 형성하는 제1과정과, 상기 제1과정에 의해 형성된, 서로 인접한 위치에 있는 p-웰과 n-웰의 경계부위를 서로 격리시키고, 앞으로 형성될 베이스 영역과 컬렉터 영역 사이를 분리시키는 제2과정과, 상기 p-웰과 상기 n-웰에 각각 MOS 트랜지 터를 형성시키기 위하여 게이트 영역을 정의하고, 기판의 제3층에 컬렉터/에미터 영역을 형성하는 제3과정 및 상기 제4과정에 의해 게이트 영역이 정의되고 컬렉터/에미터 영역이 형성된 기판에 NMOS 트랜지스터, PMOS 트랜지스터 및 바이폴라 트랜지스터를 형성하되, 사이드 월 스페이서를 이용하여 상기 NMOS 트랜지스터와 상기 PMON 트랜지스터의 소스/드레인 영역의 면적을 줄여 기생용량을 줄이는 제4과정을 포함하는 데에 있고, 그 효과는 종래의 BiCMOS 소자보다 더 빠른 동작이 가능한 BiCMOS 소자를 제공하여 고속 고집적화와 저전력소비화를 촉진하는 데에 있다.-
公开(公告)号：KR1019960026949A
公开(公告)日：1996-07-22
申请号：KR1019940035477
申请日：1994-12-21
Applicant: 한국전자통신연구원
IPC: H01L29/78
Abstract: 본 발명은 고속고집적 반도체장치 구조 및 그 제조방법에 관한 것으로 고속고집적 및 높은 신뢰성을 요구하는 정보통신용 집적회로에 응용가능한 기술이다.
본 발명에 의해 제작된 고속고집적 반도체장치는 소오스/드레인 영역이 주변의 산화막에 접하고 있어 기생접합 용량문제가 해결될 수 있을 뿐 아니라 활성영역과 비활성영역이 단차없이 수평면에 놓이게 되어 짧은 채널 길이(0.5㎛이하)를 갖는 게이트 다결정 실리콘의 형성이 용이해진다.
이와 같이 소오스/드레인을 산화막으로 둘러싸는 방법에는 SOl(silicon on insulator) 기판을 이용하는 방법도 있으나, 이의 단점은 실리콘기판보다 가격이 비쌀 뿐 아니라, 실리콘기판 접촉을 만들 수 없는 단점이 있다.
또한 소오스/드레인 접합이 산화막으로 둘러싸여 현재 메모리소자에서 신뢰성에 문제가 되는 고에너지 입자(
-입자)에 의한 영향을 제거할 수 있게 된다.
위와 같은 효과로 인해 본 발명의 반도체장치를 이용하면 짧은 채널 길이를 갖는 신뢰성 있는 메모리소자 및 고속의 집적회로 제조가 용이해진다.-
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公开(公告)号：KR1019950000151B1
公开(公告)日：1995-01-10
申请号：KR1019920003821
申请日：1992-03-07
Applicant: 한국전자통신연구원
IPC: H01L21/335 , H01L29/78
Abstract: forming a Si oxide film (3) and a silicon nitride film (4) on a well (2) to pattern the film (4) to form a field oxide film (5) thereon to remove the films (4,3) to grow a Si oxide film (3) thereonto; forming a 1st poly-Si film (6), an oxide film (7), a 2nd poly-Si film (8) and a thin oxide film (20) on the film (3) to pattern the films (20,8); implanting ions thereinto to form an N- diffusion layer (11) in the well (2); forming a side wall spacer (19) to etch the film (6) selectively to implant ions thereinto to form an N+ diffusion layer (13); and forming a P- layer (10), a contact (15) and a metallic film (16); thereby forming an inverse-T shaped gate and a lightly doped drain structure to obtain an uniform device.
Abstract translation: 在阱（2）上形成Si氧化膜（3）和氮化硅膜（4）以图案化膜（4）以在其上形成场氧化膜（5）以除去膜（4,3）以生长 在其上的Si氧化膜（3） 在膜（3）上形成第一多晶硅膜（6），氧化膜（7），第二多晶硅膜（8）和薄氧化膜（20），以对膜（20,8）进行图案化， ; 在其中注入离子以在阱（2）中形成N-扩散层（11）; 形成侧壁间隔物（19）以选择性地蚀刻所述膜（6）以将离子注入其中以形成N +扩散层（13）; 以及形成P-层（10），接触（15）和金属膜（16）; 从而形成逆T形栅极和轻掺杂漏极结构以获得均匀的器件。
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公开(公告)号：KR1019930020716A
公开(公告)日：1993-10-20
申请号：KR1019920003821
申请日：1992-03-07
Applicant: 한국전자통신연구원
IPC: H01L21/335 , H01L29/78
Abstract: 본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 ITLDD(Inverse T Gated Lightly Doped Drain)구조를 갖는 MOS형 전계효과 트랜지스터의 제조방법에 관한 것으로, 반도체기판(1)상에 웰(2)을 형성하는 공정과, 상기 웰(2)상에 실리콘 산화막(3) 및 질화실리콘막(4)을 순차 형성한 다음 이 질화실리콘막(4)을 소정 패턴으로 제거하고, 이어 소자분리용 필드산화막(5)을 형성하는 공정과, 상기 실리콘 산화막(3)상에 제1폴리실리콘막(6),식각 방지용 산화막(7), 제2폴리실리콘막(8) 및 산화막(20)을 순차 형성한 다음 소정패턴의 감광막(9)을 게이트 마스크로 이용하여 상기 얇은 산화막(20)과 제2폴리실리콘막(8)을 제거하는 공정과, 상기 남아있는 게이트용 제2폴리실리콘막(8)을 마스크로 사용하여 이온주입으로 N
- 확산층(11)을 상기 웰(2)에 형성하는 공정과, 상기 제2폴리실 콘막(8)의 측벽에 질화막 측벽스페이서 (19)를 형성하고, 이것을 마스크로 제1폴리실리콘을 선택적으로 식각한 다음, 이어 이온주입으로 상기 N
- 확산층(11)의 한쪽에 N
+ 확산층(13)을 중첩하여 형성하는 공정과, 상기 질화막 측벽스페이서(19)를 제거하여 이온주입으로 상기 P
- 웰(2)내에 다단으로 P
- 층(10)을 형성하는 공정 및, 이어, 산화막(14)을 도포 및 식각하여 콘택(15)을 형성한 다음 이 콘택(15)에 배선용 금속막(16)을 형성하는 공정을 포함한다.-
公开(公告)号：KR1019930015092A
公开(公告)日：1993-07-23
申请号：KR1019910024771
申请日：1991-12-28
Applicant: 한국전자통신연구원
IPC: H01L29/772
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