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公开(公告)号：KR101848244B1
公开(公告)日：2018-05-29
申请号：KR1020110133715
申请日：2011-12-13
Applicant: 한국전자통신연구원
IPC: H01L21/338 , H01L29/812
CPC classification number: H01L29/0649 , H01L21/28593 , H01L29/402 , H01L29/42316 , H01L29/66462 , H01L29/7786
Abstract: 본발명은계단형게이트전극을포함하는반도체소자및 그제조방법에관한것이다. 본발명의일 실시예에의한반도체소자의제조방법은, 다수의에피택셜층(epitaxial layer) 구조의반도체기판상에캡층(cap layer)을형성하고상기캡층의일부를식각하여활성영역을형성하는단계, 상기활성영역과상기캡층상에제 1 질화막, 제 2 질화막및 게이트형성을위한레지스트패턴을순차적으로형성하는단계, 상기레지스트패턴을통해상기제 2 질화막과상기제 1 질화막을순차적으로식각하고상기레지스트패턴을제거하여계단형의게이트절연막패턴을형성하는단계, 상기제 2 질화막상에게이트헤드패턴을형성하는단계, 상기게이트절연막패턴을통해상기반도체기판최상부의쇼트키층일부를식각하여언더컷(under-cut) 영역을형성하는단계, 상기게이트절연막패턴과상기게이트헤드패턴을통해내열성금속을증착하여계단형의게이트전극을형성하는단계및 상기게이트헤드패턴을제거하고절연막을증착하는단계를포함한다.
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公开(公告)号：KR101846388B1
公开(公告)日：2018-04-09
申请号：KR1020110125763
申请日：2011-11-29
Applicant: 한국전자통신연구원
IPC: H01L27/02 , H01L27/108 , H01L21/8242
CPC classification number: H01L28/91 , H01L23/481 , H01L28/92 , H01L2924/0002 , H01L2924/00
Abstract: 본발명은수직구조캐패시터및 수직구조캐패시터의형성방법에관한것이다. 수직구조캐패시터는반도체기판의상부면에입력전극과출력전극을형성하고반도체기판의하부면을식각하여비아전극들을형성한후 상기비아전극들사이에유전체막을형성하여수직구조캐패시터가기판내에형성된다. 본발명에의하면수직구조캐패시터는적은면적에큰 용량의캐패시턴스를갖는캐패시터를제작할수 있다.
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公开(公告)号：KR1020170106576A
公开(公告)日：2017-09-21
申请号：KR1020160029526
申请日：2016-03-11
Applicant: 한국전자통신연구원
CPC classification number: H01L2224/49175
Abstract: 본발명은전력소자가구비된기판에관한것이다. 본발명에따르면, 한쌍의제1 마커및 한쌍의제2 마커가형성된메탈캐리어, 상기메탈캐리어상에구비되며, 입력단이상기한 쌍의제1 마커중 어느하나에대응되고, 출력단이상기한 쌍의제1 마커중 나머지하나에대응되도록배치되는전력소자, 상기전력소자의일 측에배치되는입력정합부및 상기전력소자의타 측에배치되는출력정합부를포함하며, 상기한 쌍의제2 마커는상기한 쌍의제1 마커의외측에형성되고, 상기입력정합부의일 측면은상기제2 마커중 어느하나에대응되도록배치되며, 상기출력정합부의일 측면은상기제2 마커중 나머지하나에대응되도록배치되는, 전력소자가구비된기판이제공된다.
Abstract translation: 具有电源的基板技术领域本发明涉及一种设有电源的基板。 根据本发明，一对第一标记物和一对金属载体2，一标记形成时，它被设置在所述金属载体上，该输入级移相器对第一标记中的一个的相应的一个，输出移相器对第一 并且输出匹配部分设置在电源的另一侧上，其中该对第二标记布置在电源的另一侧上， 其中，所述输入匹配单元的一侧对应于所述第二标记中的一个，所述输出匹配单元的一侧对应于所述第二标记中的另一个， 提供衬底。
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公开(公告)号：KR1020170095453A
公开(公告)日：2017-08-23
申请号：KR1020160016412
申请日：2016-02-12
Applicant: 한국전자통신연구원
CPC classification number: H01Q9/0407 , H01Q1/50 , H01Q9/0442
Abstract: 본발명은패치안테나에관한것으로, 본발명의일 실시예에따른패치안테나는, 복수의유전체층들이적층된다층기판; 상기다층기판의중심영역의외부에서, 상기복수의유전체층들사이에개재된적어도하나의금속패턴층; 상기다층기판의상부면상에배치되고, 상기중심영역내에위치하는안테나패치; 상기다층기판의하부면에배치된접지층; 상기복수의유전체층들을관통하여상기금속패턴층과상기접지층을전기적으로연결하고, 상기중심영역을에워싸는복수의연결비아패턴들; 상기다층기판의상부면상에배치되고상기중심영역외부에위치하는제1 전송선로부와, 상기다층기판의상부면상에배치되고상기중심영역내에위치하는제2 전송선로부를포함하는전송선로; 및상기다층기판의중심영역내에서상기제2 전송선로부의아래에위치하는임피던스변환기를포함할수 있다.
Abstract translation: 本发明涉及贴片天线，并且根据本发明实施例的贴片天线包括：堆叠的多个介电层; 至少一个金属图案层，介于多层基板的中心区域外的多个介电层之间; 天线贴片，设置在所述多层基板的上表面上并位于所述中央区域中; 设置在多层基板的下表面上的接地层; 多个连接通孔图案，其通过所述多个电介质层电连接所述金属图案层和所述接地层并且围绕所述中心区域; 第一传输线部分，其设置在所述多层基板的上表面上并且位于所述中心区域的外侧;以及第二传输线部分，其设置在所述多层基板的上表面上并且位于所述中央区域中; 以及位于多层衬底的中心区域内的第二传输线部分下方的阻抗转换器。
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公开(公告)号：KR1020170059520A
公开(公告)日：2017-05-31
申请号：KR1020150163258
申请日：2015-11-20
Applicant: 한국전자통신연구원
IPC: H01L29/43 , H01L29/778 , H01L29/45 , H01L29/772 , H01L21/02
Abstract: 본발명의실시예에따른전계효과트랜지스터는서로마주하는제1 면및 제2 면을포함하는활성층; 상기활성층의상기제1 면상에형성되고, 상기활성층의상기제1 면을노출하는제1 개구영역을포함하는캡핑층; 상기캡핑층상에형성된소스오믹전극및 드레인오믹전극; 상기활성층의상기제1 면상부에배치되고, 상기제1 개구영역내부에배치된일부를포함하는전면게이트; 상기활성층의상기제2 면상부에배치되고, 상기소스오믹전극및 상기드레인오믹전극사이의상기활성층의상기제2 면을노출하는제2 개구영역을포함하는반도체기판; 및상기활성층의상기제2 면상부에배치되고, 상기제2 개구영역내부에배치되어상기전면게이트에중첩된후면게이트를포함할수 있다.
Abstract translation: 根据本发明实施例的场效应晶体管包括：有源层，包括彼此面对的第一表面和第二表面; 覆盖层，形成在有源层的第一表面上并且包括暴露有源层的第一表面的第一开口区域; 形成在覆盖层上的源欧姆电极和漏欧姆电极; 布置在有源层的第一侧上并且包括设置在第一开口区内的部分的前栅极; 半导体衬底，所述半导体衬底设置在所述有源层的所述第二表面上并且包括暴露所述源极欧姆电极和所述漏极欧姆电极之间的所述有源层的所述第二表面的第二开口区域; 以及布置在有源层的第二侧之上并设置在第二开口区域内以与前栅极重叠的后栅极。
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Patent Agency Ranking
公开(公告)号：KR1020160001744A
公开(公告)日：2016-01-07
申请号：KR1020140078693
申请日：2014-06-26
Applicant: 한국전자통신연구원
IPC: H01L29/778 , H01L21/336
CPC classification number: H01L21/28264 , H01L29/2003 , H01L29/407 , H01L29/42316 , H01L29/4236 , H01L29/452 , H01L29/51 , H01L29/513 , H01L29/517 , H01L29/518 , H01L29/66462 , H01L29/7786
Abstract: 본발명의일 실시예에따른반도체소자는, 기판, 상기기판위에형성되는활성층, 상기활성층위에형성되며제1 개구부를갖는보호층, 상기보호층위에형성되는소스전극, 구동게이트전극및 드레인전극및 상기제1 개구부위에형성되는제1 추가게이트전극을포함하며, 상기소스전극, 상기드레인전극및 상기구동게이트전극에각각인가되는전압으로인해상기활성층, 상기보호층및 상기구동게이트전극에전기장이인가되며, 상기제1 추가게이트전극은상기활성층, 상기보호층및 상기구동게이트전극중 적어도일부에인가되는전기장의크기를감쇄시킨다.
Abstract translation: 根据本发明的一个实施例的半导体器件包括：衬底; 形成在所述基板上的有源层; 形成在有源层上并具有第一开口单元的保护层; 源电极，驱动栅电极和形成在保护层上的漏电极; 以及形成在所述第一开口单元上的第一附加栅电极。 通过分别施加到源电极，漏电极和驱动栅电极的电压，向有源层，保护层和驱动栅电极施加电场。 第一附加栅电极衰减施加到有源层，保护层和驱动栅电极的至少一部分的电场的尺寸。
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公开(公告)号：KR1020140010479A
公开(公告)日：2014-01-27
申请号：KR1020120075571
申请日：2012-07-11
Applicant: 한국전자통신연구원
IPC: H01L21/336 , H01L29/778
CPC classification number: H01L21/28008 , H01L21/28587 , H01L29/42316 , H01L29/66863
Abstract: The present invention relates to a method for manufacturing a high performance field effect type compound semiconductor device in which a leakage current is decreased and breakdown voltage is improved. The method for manufacturing field effect type compound semiconductor device comprises the following steps of: stacking an active layer and an ohmic layer on a substrate and forming a first oxide layer on the ohmic layer; forming a mesa area vertically in predetermined areas of the first oxide layer, ohmic layer, and active layer; flattening the mesa area after forming a nitride layer by depositing a nitride film on the mesa area; forming an ohmic electrode on the first oxide layer; forming a macro-gate pattern having an under-cut shaped profile by forming a second oxide layer on the semiconductor substrate on which the ohmic electrode is formed, forming a micro-gate resist pattern, and performing dry-etching for three insulating layers including the first oxide layer, nitride layer, and second oxide layer; forming a gate recess area by applying a copolymer resist over the semiconductor substrate on which the micro-gate pattern is formed and forming a head pattern of a gamma gate electrode; and forming a gamma gate electrode by depositing a refractory metal on the semiconductor substrate on which the gate recess area is formed.
Abstract translation: 本发明涉及一种制造泄漏电流降低并提高击穿电压的高性能场效应型化合物半导体器件的方法。 制造场效应型化合物半导体器件的方法包括以下步骤：在衬底上堆叠有源层和欧姆层，并在欧姆层上形成第一氧化物层; 在第一氧化物层，欧姆层和有源层的预定区域中垂直形成台面区域; 通过在台面区域上沉积氮化物膜，在形成氮化物层之后使台面区域变平; 在所述第一氧化物层上形成欧姆电极; 通过在其上形成欧姆电极的半导体衬底上形成第二氧化物层，形成具有底切形状的宏栅图形，形成微栅抗蚀剂图案，并且对包括第二氧化物层的三个绝缘层进行干法蚀刻 第一氧化物层，氮化物层和第二氧化物层; 通过在其上形成微栅极图案的半导体衬底上施加共聚物抗蚀剂并形成伽马栅电极的头部图案，形成栅极凹部区域; 以及通过在其上形成有所述栅极凹部区域的所述半导体衬底上沉积难熔金属来形成γ栅电极。
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公开(公告)号：KR1020130126840A
公开(公告)日：2013-11-21
申请号：KR1020120047360
申请日：2012-05-04
Applicant: 한국전자통신연구원
CPC classification number: H01L29/2003 , H01L24/05 , H01L24/06 , H01L24/16 , H01L29/41758 , H01L29/66431 , H01L29/66462 , H01L29/7787 , H01L2224/0401 , H01L2224/05554 , H01L2224/05568 , H01L2224/056 , H01L2224/06135 , H01L2224/131 , H01L2224/16225 , H01L2224/16227 , H01L2224/81815 , H01L2924/00014
Abstract: The present invention relates to a GaN (gallium nitride)-based compound power semiconductor device and a manufacturing method thereof. The gallium nitride-based compound power semiconductor device comprises a gallium nitride-based compound element growing on a wafer; a contact pad including a source, a drain and a gate on the gallium nitride-based compound element; a module substrate to which the gallium nitride-based compound element is bonded with a flip chip; a bonding pad formed on the module substrate; and a bump formed on the bonding pad of the module substrate to bond the contact pad and the bonding pad with the flip chip. According to the present invention, processing costs are low by forming the bump on the substrate with a front process (wafer level). According to the present invention, heat generated in an AlGaN HEMT element is quickly discharged becuase a subsource contact pad and subdrain contact pad of the substrate is formed on the substrate. According to the present invention, the heat generated in the AlGaN HEMT element is effectively discharged by forming a via hole on the substrate and filling the via hole with conductive metal.
Abstract translation: 本发明涉及一种GaN（氮化镓））复合功率半导体器件及其制造方法。 氮化镓基复合功率半导体器件包括在晶片上生长的氮化镓基化合物元素; 接触焊盘，其包括在所述氮化镓基复合元件上的源极，漏极和栅极; 所述氮化镓系复合元件与倒装芯片接合的模块基板; 形成在所述模块基板上的焊盘; 以及形成在模块基板的焊盘上的凸块，以将接触焊盘和焊盘与倒装芯片接合。 根据本发明，通过用前处理（晶片级）在基板上形成凸块来加工成本低。 根据本发明，在AlGaN HEMT元件中产生的热量由于子源接触焊盘而快速放电，并且在衬底上形成衬底的亚临界接触焊盘。 根据本发明，通过在基板上形成通孔并用导电金属填充通孔来有效地排出在AlGaN HEMT元件中产生的热量。
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公开(公告)号：KR101057114B1
公开(公告)日：2011-08-16
申请号：KR1020080123093
申请日：2008-12-05
Applicant: 한국전자통신연구원
Abstract: 화합물 반도체 바이폴라 트랜지스터 및 그 형성방법이 제공된다. 상기 화합물 반도체 바이폴라 트랜지스터는 기판 상의 컬렉터층, 컬렉터층 상의, 상기 컬렉터 층의 일부를 덮는 베이스층, 베이스층 상의, 상기 베이스층의 일부를 덮는 이미터층, 베이스층 상에 접촉된 하부전극, 베이스층 상의 한 쌍의 저항 전극, 하부전극을 덮는 유전막, 및 상기 하부전극과 대향되며, 상기 유전막 상에 배치되는 상부전극을 포함한다.
캐패시터, 저항-
公开(公告)号：KR1020110066607A
公开(公告)日：2011-06-17
申请号：KR1020090123338
申请日：2009-12-11
Applicant: 한국전자통신연구원
IPC: H01L29/86 , H01L29/737
CPC classification number: H01L29/66318 , H01L21/8252 , H01L27/0605 , H01L29/66204 , H01L29/7371 , H01L29/868
Abstract: PURPOSE: A monolithic microwave integrated circuit device and a method for forming the same are provided to simplify a process by forming the electrode of HBT(Heterojuction Bipolar Transistor) and a PIN diode. CONSTITUTION: In a monolithic microwave integrated circuit device and a method for forming the same, a sub-collector layer(110) is formed on the HBT domain and PIN diode area of a substrate(100). A collector layer(120) is formed on the Sub-collector layer. A base layer(130) is formed on the collector layer. An emitter layer(140) and an emitter cap layer(150) are formed on the base layer. The emitter pattern and the emitter cap pattern of the HBT region are formed by patterning the emitting layer and the emitter cap layer.
Abstract translation: 目的：提供单片微波集成电路器件及其形成方法，以通过形成HBT（异质双极晶体管）电极和PIN二极管来简化工艺。 构成：在单片微波集成电路器件及其形成方法中，在基底（100）的HBT域和PIN二极管区域上形成子集电极层（110）。 集电极层（120）形成在子集电极层上。 在集电体层上形成基层（130）。 在基底层上形成发射极层（140）和发射极覆盖层（150）。 HBT区域的发射极图案和发射极帽图案通过图案化发光层和发射极盖层而形成。
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