公开(公告)号：KR1020000065984A

公开(公告)日：2000-11-15

申请号：KR1019990012791

申请日：1999-04-12

Applicant: 삼성전자주식회사

Inventor： 이승재 ,  이수근 ,  서태욱

IPC: H01L21/762

Abstract: PURPOSE: A trench isolating method of a semiconductor device is provided to reduce an aspect ratio of a trench by forming a first insulating layer in the trench after forming an isolation trench, and to complete a trench isolation by filling the trench with a second insulating layer. CONSTITUTION: An isolating trench(106) is formed in a predetermined region of a semiconductor substrate. A first insulating layer(108a) is formed inside the trench to reduce an aspect ratio of the trench. A second insulating layer(110a) is formed to completely fill the trench(106) in which the first insulating layer(108a) is formed.

Abstract translation: 目的：提供半导体器件的沟槽隔离方法，用于通过在形成隔离沟槽之后在沟槽中形成第一绝缘层来减小沟槽的纵横比，并且通过用第二绝缘层填充沟槽来完成沟槽隔离 。 构成：在半导体衬底的预定区域中形成隔离沟槽（106）。 在沟槽内形成第一绝缘层（108a）以减小沟槽的纵横比。 形成第二绝缘层（110a）以完全填充其中形成有第一绝缘层（108a）的沟槽（106）。

公开(公告)号：KR1020000033431A

公开(公告)日：2000-06-15

申请号：KR1019980050281

申请日：1998-11-23

Applicant: 삼성전자주식회사

Inventor： 이수근 ,  오혁상 ,  서태욱

IPC: H01L21/28

Abstract: PURPOSE: A method is provided to prevent a low dielectric layer from being revealed during a CMP(Chemical Mechanical Polishing) process, when forming a Cu wire using a damascene process. CONSTITUTION: A method comprises the steps of: forming an interlayer dielectric film(102) and a first insulation laye(104) on top of a semiconductor substrate where a first wire layer(100) is formed; forming a low dielectric layer(108) and a second insulation layer(110) on top of the resulted structure; forming a trench by etching the second insulation layer and the low dielectric layer; forming a Cu layer(116) on top of the resulted structure; and forming a Cu wire layer in the trench by polishing the Cu layer with a chemical-mechanical polishing method until the second insulation layer is revealed. Additionally, a via(114) revealing the first wire layer is formed by etching the first insulation layer and the interlayer dielectric layer before forming the low dielectric layer, and a metal plug is formed in the via.

Abstract translation: 目的：提供一种方法，用于防止在CMP（化学机械抛光）工艺期间，使用镶嵌工艺形成Cu线时，低介电层不被显露。 构成：一种方法包括以下步骤：在形成第一线层（100）的半导体衬底的顶部上形成层间电介质膜（102）和第一绝缘层（104） 在所得结构的顶部上形成低介电层（108）和第二绝缘层（110）; 通过蚀刻第二绝缘层和低介电层形成沟槽; 在所得结构的顶部上形成Cu层（116）; 以及通过用化学 - 机械抛光方法抛光所述Cu层在所述沟槽中形成Cu线层，直至显露出所述第二绝缘层。 另外，通过在形成低电介质层之前蚀刻第一绝缘层和层间电介质层，形成露出第一导线层的通路（114），并且在通路中形成金属插塞。

公开(公告)号：KR1020000009275A

公开(公告)日：2000-02-15

申请号：KR1019980029552

申请日：1998-07-22

Applicant: 삼성전자주식회사

Inventor： 이수근 ,  서태욱

IPC: H01L21/302

Abstract: PURPOSE: A fabrication method of semiconductor memory device is provided to prevent a short circuit among wiring lines using a patterning process so as to remove a residue due to a stage difference between a cell array region and a periphery circuit. CONSTITUTION: The fabrication method of semiconductor memory device having a dielectric layer(116) between an upper electrode layer and a lower electrode layer includes the step of gradient patterning a side of the lower electrode layer presented at the most outside angle of cells among lower electrodes to reduce the stage difference between a cell array region and a periphery circuit. Thereby, it is possible to prevent short circuits among wiring lines using the patterning process and to obtain a high integration in fabricating the semiconductor memory device.

Abstract translation: 目的：提供一种半导体存储器件的制造方法，用于防止由于像素阵列区域和外围电路之间的台阶差引起的残留物的图案化工艺中的布线之间的短路。 构成：具有在上电极层和下电极层之间的电介质层（116）的半导体存储器件的制造方法包括以下电极层的最外侧角呈现的下电极层的一侧的梯度图案 以减少电池阵列区域和外围电路之间的电平差。 由此，可以防止使用图案化工艺的布线之间的短路，并且在制造半导体存储器件时获得高集成度。

公开(公告)号：KR1019990074939A

公开(公告)日：1999-10-05

申请号：KR1019980008835

申请日：1998-03-16

Applicant: 삼성전자주식회사

Inventor： 김민 ,  이수근 ,  서태욱

IPC: H01L21/28

Abstract: 웨이퍼가 휘는 현상을 방지하기 위한 반도체 장치의 금속 배선 형성 방법에 관하여 개시한다. 본 발명에 따른 금속 배선 형성 방법에서는 반도체 기판상에 금속막을 형성한다. 상기 금속막 위에 큰 압축 응력을 가지는 응력 상쇄용 박막을 형성한다. 상기 응력 상쇄용 박막 및 금속막을 패터닝하여 금속 배선층 및 응력 상쇄용 박막 패턴을 형성한다. 상기 금속 배선층 사이의 갭을 채우도록 제1 절연막을 형성한다. 상기 제1 절연막 위에 압축 응력을 가지는 제2 절연막을 형성한다. 상기 제2 절연막을 평탄화한다. 상기 평탄화된 제2 절연막 위에 압축 응력을 가지는 제3 절연막을 형성한다.

公开(公告)号：KR1019990053802A

公开(公告)日：1999-07-15

申请号：KR1019970073497

申请日：1997-12-24

Applicant: 삼성전자주식회사

Inventor： 이수근 ,  김영석

IPC: H04M3/42

Abstract: 음성사서함장치 및 페이징교환기와 연동 운영되는 씨티-2 착신정합 교환기의 착신 서비스 제공 방법이, 임의의 발신자가 씨티-2 가입자 번호로 다이얼링하는 과정과, 다이얼링에 의해 가입자가 씨티-2 착신정합 교환기를 통해 무선호출망의 음성사서함장치로 진입하는 과정과, 음성사서함장치에 진입한 가입자의 선택에 의해 대기호 기능을 수행하는 과정과, 대기호 기능 수행에 의해 씨티-2 착신정합 교환기가 페이징 시스템을 통해 상기 씨티-2 단말기를 호출하는 과정과, 호출을 받은 씨티-2 가입자가 가입자 번호로 다이얼링을 수행하여 씨티-2 착신정합 교환기를 통해 음성사서함장치로 진입하는 과정과, 음성사서함장치에 진입한 씨티-2 가입자가 임의의 발신자와 통화연결되는 과정으로 이루어진다.

公开(公告)号：KR1019980029397A

公开(公告)日：1998-07-25

申请号：KR1019960048652

申请日：1996-10-25

Applicant: 삼성전자주식회사

Inventor： 이수근

IPC: H01L21/338

Abstract: 샐리사이드 트랜지스터 제조방법을 개시하고 있다. 이는, 반도체 기판 상에 도전물층과 물질층을 적층하여 형성하는 단계; 상기 물질층과 도전층을 차례로 패터닝하여 물질층 패턴 및 게이트 도전층을 형성하는 단계; 상기 물질층 패턴 및 게이트 도전층 측벽에 스페이서를 형성하는 단계; 상기 물질층 패턴을 제거하는 단계; 및 물질층 패턴이 제거된 상기 결과물 전면에 내화금속을 증착하고, 고온 어닐링을 통해 내화금속과 실리콘을 반응시킨 다음, 미반응 내화금속을 제거하여, 게이트 도전층 상부와 기판 표면에 셀프얼라인된 내화금속 실리사이드층을 형성하는 단계를 구비하는 것을 특징으로 한다. 따라서, 게이트 도전층과 소오스/드레인 간의 거리를 크게하여 스페이서로 실리콘 원자가 어느정도 확산되더라도 게이트와 소오스/드레인간의 전기적 쇼트를 방지할 수 있다.

公开(公告)号：KR100703968B1

公开(公告)日：2007-04-06

申请号：KR1020050034650

申请日：2005-04-26

Applicant: 삼성전자주식회사

Inventor： 서봉석 ,  이선정 ,  신홍재 ,  이수근

IPC: H01L21/28

CPC classification number: H01L21/76846 ,  H01L21/76849 ,  H01L21/76858 ,  H01L21/76871 ,  H01L21/76877 ,  H01L23/53238 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 반도체 소자의 배선 형성 방법이 제공된다. 반도체 소자의 배선 형성 방법은 반도체 기판 상에 배선 형성 영역을 구비하는 절연막 패턴을 형성하는 단계, 절연막 패턴 상에 확산 방지층을 형성하는 단계, 확산 방지층 상에 제1 점착층을 형성하는 단계, 제1 점착층 상에 씨드층을 형성하는 단계, 배선 형성 영역을 채우도록 도전층을 형성하는 단계, 제1 어닐링을 실시하여 도전층의 결정립을 성장시키는 단계, 절연막 패턴의 상면이 노출되도록 도전층을 평탄화하는 단계, 제1 어닐링보다 고온에서 제2 어닐링을 실시하여, 제1 점착층과 도전층이 반응하여 형성된 인터페이스층을 형성하는 단계를 포함한다.
구리 배선, 점착층, 확산 방지층, 비저항

Abstract translation: 提供了一种形成半导体器件的布线的方法。 的半导体装置的布线形成方法包括：形成在台阶上的第一粘合剂层，所述扩散阻挡层上形成上形成半导体基板，绝缘膜图案，所述第一上具有布线形成区域的绝缘膜图案的步骤的扩散阻挡层 形成在粘附层上的籽晶层，形成导电层以填充线形成区域，该方法包括：通过执行第一退火以生长导电层的晶粒，平坦化所述导电层，使得所述上表面，在绝缘膜图案暴露 并且在比第一退火更高的温度下执行第二退火以形成通过使第一粘合层和导电层反应而形成的界面层。

公开(公告)号：KR100555513B1

公开(公告)日：2006-03-03

申请号：KR1020030053890

申请日：2003-08-04

Applicant: 삼성전자주식회사

Inventor： 안정훈 ,  이효종 ,  이경태 ,  이경우 ,  이수근 ,  서봉석

IPC: H01L21/28

CPC classification number: H01L21/76877 ,  H01L21/76847

Abstract: 본 발명의 금속배선구조는, 제1 층간절연막 내에 배치된 하부금속배선막패턴을 포함한다. 제1 층간절연막 및 하부금속막패턴 위에는 하부금속막패턴의 일부표면을 노출시키는 비아컨택홀을 갖는 금속간절연막이 배치된다. 금속간절연막 위에는 비아컨택홀을 노출시키는 트랜치를 갖는 제2 층간절연막을 배치시킨다. 비아컨택홀의 측면 및 제2 하부금속배선막패턴의 노출표면 위에는 장벽금속층이 형성된다. 장벽금속층 위에는 비아컨택홀 내부를 채우고 트랜치의 일부를 채우는 제1 상부금속배선막패턴이 배치된다. 제1 상부금속배선막패턴 위에는 보이드확산방지막이 배치된다. 그리고 보이드확산방지막 위에는 트랜치 내부를 모두 채우는 제2 상부금속배선막패턴이 배치된다.

公开(公告)号：KR100546337B1

公开(公告)日：2006-01-26

申请号：KR1020030044852

申请日：2003-07-03

Applicant: 삼성전자주식회사

Inventor： 이경우 ,  이수근 ,  박완재 ,  김재학

IPC: H01L21/28

CPC classification number: H01L21/76808

Abstract: 듀얼 다마신 영역이 형성되는 절연막은 유전율 3.3 이하의 하이브리드형 절연막으로, 비아 충전재는 탄소가 없는 무기물로 형성하는 듀얼 다마신 배선 제조 방법이 제공된다. 전기적 특성이 향상되고 결함이 발생하지 않는 듀얼 다마신 배선 제조 방법이 제공된다.
듀얼 다마신, 하이브리드형 저유전율막, 유기 실리케이트 글래스, HSQ

公开(公告)号：KR100510464B1

公开(公告)日：2005-10-24

申请号：KR1019980015532

申请日：1998-04-30

Applicant: 삼성전자주식회사

Inventor： 박종왕 ,  김선래 ,  이수근 ,  오혁상

IPC: H01L21/31

Abstract: 고밀도 플라즈마 산화막 증착방법을 제공한다. 본 발명은 금속 패턴이 형성된 웨이퍼를 반응 챔버에 로딩한 후, 상기 금속 패턴이 형성된 웨이퍼를 포함하는 상기 반응 챔버를 제2 온도로 가열한 후 고밀도 플라즈마 산화막의 일부 두께를 증착한다. 상기 반응 챔버를 상기 제2 온도보다 낮은 제1 온도로 냉각한 후, 상기 제1 온도에서 상기 고밀도 플라즈마 산화막의 나머지 두께를 증착한다. 상기 반응 챔버에서 상기 고밀도 플라즈마 산화막이 형성된 웨이퍼를 언로딩한다. 상기 제1 온도는 250∼350℃이며, 상기 제2 온도는 350∼450℃이다. 이와 같이 고밀도 플라즈마 산화막을 증착하게 되면, 금속 패턴의 응력을 줄여 웨이퍼의 휨 현상을 개선할 수 있다.