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公开(公告)号：KR1020100064588A
公开(公告)日：2010-06-15
申请号：KR1020080123093
申请日：2008-12-05
Applicant: 한국전자통신연구원
CPC classification number: H01L29/7304 , H01L29/66272 , H01L29/732
Abstract: PURPOSE: A compound semiconductor bipolar transistor and a forming method thereof are provided to improve the stability of a device by directly forming a capacitor on a base layer not the outside of the device. CONSTITUTION: A collector layer(112) is arranged on a substrate. A base layer is arranged on the collector layer. An emitter layer is formed on the base layer and covers a part of the base layer. A bottom electrode(122a) is contacted with the base layer. A pair of resistance electrodes are arranged on the base layer. A dielectric layer covers the bottom electrode. A top electrode(150) faces the bottom electrode and is arranged on the dielectric layer.
Abstract translation: 目的：提供一种化合物半导体双极晶体管及其形成方法，以通过在基底层而不是设备外部直接形成电容器来提高器件的稳定性。 构成：集电极层（112）布置在基板上。 基层设置在集电极层上。 发射极层形成在基底层上并覆盖基底层的一部分。 底部电极（122a）与基底层接触。 一对电阻电极布置在基层上。 电介质层覆盖底部电极。 顶部电极（150）面向底部电极并布置在电介质层上。
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公开(公告)号：KR1020100061608A
公开(公告)日：2010-06-08
申请号：KR1020080120193
申请日：2008-11-29
Applicant: 한국전자통신연구원
IPC: H01L29/737 , H01L29/73
CPC classification number: H01L29/42304 , H01L29/41708 , H01L29/66318 , H01L29/7371
Abstract: PURPOSE: A heterogeneity laminating bipolar transistor and a formation method thereof are provided to reduce a parasitic capacitance by forming an electrode wiring of an emitter electrode, a base electrode and a collector electrode into an air bridge form using the plating process. CONSTITUTION: A sub-collector pattern(110), a base pattern(120), an emitter pattern(132) and an emitter capping pattern(134) are formed on a substrate. An emitter electrode(136) is formed on the emitter capping pattern. A base electrode(122) is formed on the base pattern. A collector electrode(114) is formed on the sub-collector pattern. The emitter electrode, the base electrode and the collector electrode are exposed by patterning a first dummy pattern. A plating seed layer is formed on the exposed emitter electrode, the base electrode and the collector electrode.
Abstract translation: 目的：提供异质层压双极晶体管及其形成方法，以通过使用电镀工艺将发射电极，基极和集电极的电极布线形成为气桥形式来减小寄生电容。 构成：在基板上形成亚集电体图案（110），基底图案（120），发射极图案（132）和发射极封盖图案（134）。 在发射极盖图案上形成发射电极（136）。 在基底图案上形成基极（122）。 在集电极图案上形成集电极（114）。 通过图案化第一虚拟图案来暴露发射极，基极和集电极。 在暴露的发射极，基极和集电极上形成电镀种子层。
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公开(公告)号：KR100849923B1
公开(公告)日：2008-08-04
申请号：KR1020070053311
申请日：2007-05-31
Applicant: 한국전자통신연구원
IPC: H01L21/336 , H01L29/78
Abstract: 본 발명은 기판 상에 형성된 버퍼층, 채널층, 스페이서층 및 쇼트키층을 포함하는 화합물 반도체 소자의 제조 방법에 관한 것이다. 본 화합물 반도체 소자의 제조 방법은 상기 쇼트키층 상에 식각 정지층 및 오믹층을 형성하는 단계; 상기 오믹층 상에 질화막을 형성하는 단계; 상기 질화막을 패터닝하여 미세 게이트 패턴을 형성하는 단계; 상기 미세 게이트 패턴을 이용하여 상기 오믹층을 선택적으로 식각하여 제1 게이트 리세스를 형성하는 단계; 상기 제1 게이트 리세스가 형성된 다음, 상기 질화막 상에 산화막을 증착하여 산화막 스페이서를 형성하는 단계; 상기 산화막 스페이서가 형성된 다음, 상기 식각 정지층을 식각하여 제2 게이트 리세스를 형성하는 단계; 상기 제2 게이트 리세스가 형성된 다음, 상기 질화막 상에 게이트 금속을 형성하는 단계; 상기 게이트 금속 상에 제1 포토 레지스트 패턴을 형성하고, 상기 제1 포토레지스트 패턴 상에 제1 금속층을 형성하는 단계; 리프트 오프 공정을 이용하여 상기 제1 포토 레지스트 패턴을 제거하여 상기 제1 금속층으로 비대칭형 게이트 전극의 머리 부분을 형성하는 단계; 및 상기 비대칭형 게이트 전극의 머리 부분이 형성된 다음, 상기 비대칭형 게이트 전극의 머리 부분을 마스크로 하여 상기 게이트 금속을 패터닝하는 단계를 포함한다.
이에 따라, 미세한 게이트 패턴을 용이하게 형성할 수 있고, 게이트 리세스 영역에 절연막을 형성하는 방법을 고안하여 소자의 표면을 보호할 수 있어 신뢰성이 높은 화합물 반도체 소자를 제작할 수 있다. 또한, 게이트 리세스 공정을 이 단계로 실시함으로써, 게이트 전극의 유효 길이 손실을 방지할 수 있기 때문에 화합물 반도체 소자의 차단주파수를 향상시킬 수 있다.
미세 게이트 패턴, 게이트 리세스, 산화막 스페이서, 질화막-
公开(公告)号：KR100751065B1
公开(公告)日：2007-08-22
申请号：KR1020060050820
申请日：2006-06-07
Applicant: 한국전자통신연구원
Abstract: 본 발명은 핵심 구성 요소들 간의 연결 구조를 개선하여 수신감도를 향상시킬 수 있는 RF 송수신 모듈, 및 이 RF 송수신 모듈을 이용하는 밀리미터파 FMCW 레이더 센서에 관한 것이다. 본 발명에 따른 RF 송수신 모듈은 전압제어발진기에 의해 생성된 변조신호를 분배하는 전력분배기를 구비하며 변조신호를 2체배하고 증폭하며 증폭된 변조신호를 송신 안테나를 통해 방사하는 송신단과, 전력분배기로부터 나오는 변조신호를 국부발진기에서 나오는 국부발진신호를 이용하여 상향 및 하향 변환하고 변환된 제1 신호와 제2 신호를 출력하는 평형혼합부, 및 수신 안테나를 통해 수신한 신호를 하향주파수혼합기를 통해 제1 신호와 하향혼합하고 하향혼합된 제3 신호를 중간주파수혼합기를 통해 제2 신호와 혼합하며 혼합된 신호를 출력하는 수신단을 포함하여 이루어진다.
FMCW 레이더, 밀리미터파, RF 송수신 모듈, MMIC-
公开(公告)号：KR100668365B1
公开(公告)日：2007-01-16
申请号：KR1020040103679
申请日：2004-12-09
Applicant: 한국전자통신연구원
IPC: H03D7/12
Abstract: 본 발명은 주파수 혼합기에 관한 것으로, 보다 상세하게는 소오스 단자가 접지되는 전계효과 트랜지스터와, 상기 전계효과 트랜지스터의 드레인 단자에 연결되어 LO 신호를 제공받아 소정의 LO 주파수 대역의 신호를 상기 전계효과 트랜지스터에 제공하기 위한 LO 정합부와, 상기 전계효과 트랜지스터의 게이트 단자에 연결되어 RF 신호를 제공받아 소정의 RF 대역의 신호를 상기 전계효과 트랜지스터에 제공하기 위한 RF 정합부와, 상기 전계효과 트랜지스터의 게이트 단자에 연결되어 DC 바이어스를 공급하기 위한 게이트 바이어스부와, 상기 전계효과 트랜지스터의 드레인 단자에 연결되어 DC 바이어스를 공급하기 위한 드레인 바이어스부와, 상기 전계효과 트랜지스터의 드레인 단자에 연결되어 상기 LO 신호와 상기 RF 신호가 혼합된 IF 신호를 제공받아 소정의 IF 대역의 신호를 출력단자에 출력하기 위한 IF 정합부를 포함함으로써, 마이크로파 또는 밀리미터파 대역의 혼합기에 용이하게 사용할 수 있고, 혼합기의 LO 삽입 손실을 감소시키며, DC 전력 소모를 감소시킴과 동시에 저주파수 대역의 불요신호의 영향을 차단할 수 있는 효과가 있다.
주파수 혼합기, 전계효과 트랜지스터, 드레인 바이어스부, RF 정합부, LO 정합부, IF 정합부-
Patent Agency Ranking
公开(公告)号：KR100578341B1
公开(公告)日：2006-05-11
申请号：KR1020040097645
申请日：2004-11-25
Applicant: 한국전자통신연구원
IPC: H01L29/778
Abstract: 본 발명은 고주파 전자소자의 제조 방법에 관한 것으로, 에피택셜 성장된 갈륨비소 기판 상에 식각정지층, 오믹층, 산화막 및 질화막을 적층하는 단계, 상기 질화막 상에 금속 패턴을 형성한 후 노출된 부분의 상기 질화막을 식각하는 단계, 상기 금속 패턴과 상기 질화막의 측벽에 질화막 스페이서를 형성하는 단계, 상기 질화막 스페이서 사이의 노출된 상기 산화막을 식각한 후 노출된 부분의 상기 오믹층을 식각하되, 측면 식각에 의해 상기 산화막 양측 하부에 캐비티가 형성되도록 하는 단계, 상기 캐비티를 포함하는 홀의 측벽에 산화막 스페이서를 형성하여 상기 캐비티 내부를 진공으로 유지시키는 단계, 상기 산화막 스페이서 사이의 노출된 상기 식각정지층을 제거하여 게이트 전극 형성을 위한 홀을 완성하는 단계, 상기 홀과 상기 금속 패턴 상에 감마(Γ)자형 게이트 전극을 형성하는 단계, 상기 게이트 전극 측부의 노출된 상기 금속 패턴, 질화막 및 산화막을 순차적으로 식각하여 상기 오믹층을 노출시키는 단계, 상기 게이트 전극과 소스 및 드레인 영역의 상기 오믹층 상에 금속전극을 각각 형성하는 단계를 포함한다.
고주파 전자소자, 감마(Γ)자형, 게이트 전극, 진공 캐비티, 자기정렬Abstract translation: 本发明涉及一种制造高频电子设备中，镓蚀刻停止层的砷衬底上的外延生长，欧姆层，沉积氧化物膜和氮化物膜，形成在氮化膜露出的部分的金属图案后的方法 蚀刻金属图案和氮化物层之间的暴露的氧化物层，蚀刻氮化物层的暴露部分的欧姆层，以及蚀刻暴露的氧化物层， 在包括空腔的孔的侧壁上形成氧化物膜间隔物，以通过去除暴露在氧化物膜间隔物之间的蚀刻停止层而将空腔的内部保持在真空状态 由此完成用于形成栅电极的孔; 在栅电极上形成栅电极，通过顺序地蚀刻暴露的金属图案，氮化物层和栅电极侧上的氧化物层来暴露欧姆层， 并在欧姆层上分别形成金属电极。
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公开(公告)号：KR100523065B1
公开(公告)日：2005-10-24
申请号：KR1019990061225
申请日：1999-12-23
Applicant: 한국전자통신연구원
IPC: H01L29/778
Abstract: 감마형 게이트를 이용한 화합물반도체소자의 제조방법에 관한 것으로, 이를 위한 본 발명은 갈륨비소기판을 포함하는 에피택셜성장된 기판 상부에 식각정지층, 오믹층 및 산화막을 형성하고 상기 산화막 상에 광리소그래피를 위한 포토레지스트를 도포하는 단계, 상기 포토레지스트를 광리소그래피 및 등방성플라즈마식각하여 포토레지스트패턴을 형성하는 단계, 상기 포토레지스트패턴을 포함한 산화막 상에 제1내열성금속을 진공증착하는 단계, 상기 포토레지스트패턴을 리프트오프하여 오픈되는 상기 제1내열성금속의 소정부분에 제2내열성금속을 증착 및 전면식각하여 내열성금속측벽을 형성하는 단계, 상기 결과물 상부에 광리소그래피를 위한 포토레지스트를 도포하고 광리소그래피하여 음각포토레지스트패턴을 형성하는 단계, 상기 음각포� ��레지스트패턴 및 내열성금속측벽, 제1내열성금속을 마스크로 하여 게이트리세스하는 단계, 상기 결과물 상에 게이트금속을 형성하고 리프트오프하여 감마형 게이트를 형성하는 단계를 포함하여 이루어진다.
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公开(公告)号：KR1020050062830A
公开(公告)日：2005-06-28
申请号：KR1020030093143
申请日：2003-12-18
Applicant: 한국전자통신연구원
IPC: H03F3/60
Abstract: 본 발명은 밀리미터파 대역 증폭 장치 및 정합 회로에 관한 것이다. 특히, 마이크로스트립 라인과 개방 스터브를 이용하여 정합 회로를 구성하고 더불어 각 단의 입력 정합 회로에 캐패시터를 이용하여 원하는 동작 주파수 대역에서만 이득성분을 갖고 원하지 않는 주파수 대역에서의 이득 성분을 감쇄 시킬 수 있는 밀리미터파 대역 증폭 장치 및 이에 사용되는 정합 회로에 관한 것이다.
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公开(公告)号：KR100472681B1
公开(公告)日：2005-03-10
申请号：KR1020020064135
申请日：2002-10-21
Applicant: 한국전자통신연구원
IPC: H01L21/60
CPC classification number: H01P5/107 , H01L2224/05554 , H01L2224/48091 , H01P11/002 , H01L2924/00014
Abstract: 본 발명은 도파관 구조의 패키지 및 그 제조방법에 관한 것으로, 반도체 칩 내에 프로브, 마이크로스트립-도파관 전이부 및 마이크로스트립 라인을 형성함으로써 도파관 구조의 패키지 제조시 본딩 와이어를 별도로 형성할 필요가 없어 본딩 와이어에 의한 기생성분의 발생을 최대한 억제하고, 제조공정에 소요되는 시간을 감소시켜 생산비용을 감소시킬 수 있는 도파관 구조의 패키지 및 그 제조방법을 개시한다.
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公开(公告)号：KR1020040034077A
公开(公告)日：2004-04-28
申请号：KR1020020064135
申请日：2002-10-21
Applicant: 한국전자통신연구원
IPC: H01L21/60
CPC classification number: H01P5/107 , H01L2224/05554 , H01L2224/48091 , H01P11/002 , H01L2924/00014
Abstract: PURPOSE: A waveguide type package and a manufacturing method thereof are provided to be capable of decreasing process time for reducing fabrication cost. CONSTITUTION: A waveguide type package is provided with an upper housing and a lower housing(300). At this time, the lower housing includes a pair of waveguides(310a,310b) for being inputted and outputted with an RF(Radio Frequency) signal and a semiconductor chip(350) loaded on its center portion between the pair of waveguides. At the time, the semiconductor chip includes an input strip part and an output strip part for transmitting the RF signal. The upper and lower housing are connected with each other. Preferably, a dummy PCB(Printed Circuit Board) is located between the semiconductor chip and the lower housing.
Abstract translation: 目的：提供一种波导型封装及其制造方法，能够缩短处理时间，降低制造成本。 构成：波导型封装设置有上壳体和下壳体（300）。 此时，下壳体包括用RF（射频）信号输入和输出的一对波导（310a，310b），以及装载在该对波导之间的中心部分的半导体芯片（350）。 此时，半导体芯片包括用于发送RF信号的输入条部分和输出条部分。 上下壳体相互连接。 优选地，虚设PCB（印刷电路板）位于半导体芯片和下壳体之间。
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