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公开(公告)号：KR1020110011520A
公开(公告)日：2011-02-08
申请号：KR1020100029810
申请日：2010-04-01
Applicant: 한국전자통신연구원
IPC: G05F1/56
CPC classification number: G05F3/205 , G11C5/146 , G11C11/4074 , H03F3/195
Abstract: PURPOSE: A reference voltage supply circuit is provided to quickly supply a reference voltage having no glitches by applying a necessary current when a glitch is generated. CONSTITUTION: A first amplifier amplifies a first input voltage and a first fed back reference voltage. A secondary amplifier amplifies a second input voltage and a second fed back reference voltage. A reference voltage generator(310) generates first and second reference voltages. The reference voltage generator feeds the first and second reference voltages back to the first and second amplifiers. A glitch removing unit(320) passes and intercepts a current flowing between a power source terminal and the ground.
Abstract translation: 目的：提供参考电压供应电路，通过在发生毛刺产生时施加必要的电流来快速提供不产生毛刺的参考电压。 构成：第一放大器放大第一输入电压和第一反馈参考电压。 次级放大器放大第二输入电压和第二反馈参考电压。 参考电压发生器（310）产生第一和第二参考电压。 参考电压发生器将第一和第二参考电压馈送回第一和第二放大器。 毛刺去除单元（320）通过并截取在电源端子和地之间流动的电流。
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公开(公告)号：KR1020100073009A
公开(公告)日：2010-07-01
申请号：KR1020080131583
申请日：2008-12-22
Applicant: 한국전자통신연구원
CPC classification number: H03M1/164 , H03M1/1215 , H03M1/468 , H03M1/804
Abstract: PURPOSE: A multi-stage dual successive approximation register analog to digital converter and an analog to digital conversion method are provided to reduce the chip acre by sharing a voltage amplifier. CONSTITUTION: A multi-stage dual SAR to ADC(400) comprises a third SAR ADC shift(430) changed into the digital signal of the first and second SAR ADC shifts(410,420) and the m bit changing the analog input voltage into the digital signal of the n bit. First and second residual voltage amplifiers(440,450) are connected between SAR ADC shifts. First and second residual voltage amplifiers amplify the output voltage of each SAR ADC shift. Each SAR ADC shift has the parallel construct of SAR ADCs of two in order to independently process the analog input voltage.
Abstract translation: 目的：提供多级双逐次逼近寄存器模数转换器和模数转换方法，以通过共享电压放大器来减少芯片英亩。 构成：多级双SAR至ADC（400）包括第三SAR ADC移位（430）转换为第一和第二SAR ADC移位（410,420）的数字信号，m位将模拟输入电压更改为数字 n位的信号。 第一和第二剩余电压放大器（440,450）连接在SAR ADC移位之间。 第一和第二残余电压放大器放大每个SAR ADC移位的输出电压。 每个SAR ADC移位具有两个SAR ADC的并联结构，以便独立处理模拟输入电压。
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公开(公告)号：KR100937437B1
公开(公告)日：2010-01-19
申请号：KR1020070100004
申请日：2007-10-04
Applicant: 한국전자통신연구원
IPC: H03G3/20
CPC classification number: H03F3/005
Abstract: 본 발명은 정착시간 최소화를 위한 스위치드-캐패시터 구조의 이득 증폭기에 관한 것으로, 입력신호를 샘플링하는 제 1 클럭 동안 입력단에 입력 캐패시터가 연결되도록 하여, 상기 입력 캐패시터에 의해 증폭기 출력단을 0이 아닌 예상 출력전압값으로 미리 리셋함으로써, 증폭모드시 증폭기의 출력단이 원하는 값으로 정착하기 위하여 조금만 움직여도 되므로, 슬루잉 시간을 감소시킬 수 있으며, 이에 따라 전체 정착시간 및 전력소모를 최소화할 수 있는 것을 특징으로 한다.
스위치드-캐패시터, 2단 증폭기, 아날로그 프런트-엔드, AFE, 정착시간, settling time-
公开(公告)号：KR100781580B1
公开(公告)日：2007-12-03
申请号：KR1020060123983
申请日：2006-12-07
Applicant: 한국전자통신연구원
IPC: H01L29/78
CPC classification number: H01L21/845 , H01L27/1211 , H01L29/66795 , H01L29/785 , H01L29/7854
Abstract: A dual structured Fin field effect transistor and a manufacturing method thereof are provided to increase integrity and to improve short channel effect by using a solid source material layer. A lower device includes a lower silicon layer(201) formed on a substrate(100) and a gate electrode(501) vertically formed on the substrate. An upper device includes an upper silicon layer(202) formed on the lower device and the vertically formed gate electrode. A first solid source material layer(401), a solid source material interlayer dielectric(301), and a second solid source material layer(402) are sequentially formed between the lower silicon layer and the upper silicon layer. BSG(boron slicate glass), PSG(phosphosilicate), B-TEOS(p-doped tetraethyene-ortho-silicate), or P-TEOS(n-doped tetraethylene-ortho-silicate) is used as the first and the second solid source material layers.
Abstract translation: 提供双结构的Fin场效应晶体管及其制造方法，以通过使用固体源材料层来提高完整性并改善短沟道效应。 下部器件包括形成在衬底上的下硅层（201）和垂直形成在衬底上的栅电极（501）。 上部器件包括形成在下部器件上的上硅层（202）和垂直形成的栅电极。 第一固体源材料层（401），固体源材料层间电介质（301）和第二固体源材料层（402）依次形成在下硅层和上硅层之间。 使用BSG（硼化玻璃），PSG（磷硅酸盐），B-TEOS（p-掺杂的四乙烯 - 原硅酸盐）或P-TEOS（n-掺杂的四亚乙基原硅酸盐）作为第一和第二固体源 材料层。
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公开(公告)号：KR100619474B1
公开(公告)日：2006-09-08
申请号：KR1020040103714
申请日：2004-12-09
Applicant: 한국전자통신연구원
IPC: G06F1/04
Abstract: 본 발명은 선택신호들의 조합에 따라 지연시간이 조절되도록 함으로써 출력신호 간의 비중첩 시간을 임의로 조절할 수 있는 프로그래머블 클럭 제너레이터에 관해 개시한다. 클럭 제너레이터를 칩으로 제작한 후에도 사용자가 임의로 선택신호들을 입력하여 비중첩 시간을 조절할 수 있으므로 비중첩 시간이 고정되는 종래의 클럭 제너레이터에 비해 사용 효율이 높고, 또한, 칩의 크기가 증가되어도 데이터 전달시 에러가 발생되지 않는다. 각 구성요소의 성능을 최적화시키면 저전력 및 고효율의 클럭 제너레이터를 구현할 수 있으며, 동기식 순차 시스템으로 작동하는 고성능 마이크로 프로세서 등에 활용될 수 있다.
클럭 제너레이터, 지연시간, 비중첩 시간, 선택신호, 프로그래머블-
Patent Agency Ranking
公开(公告)号：KR1020060067093A
公开(公告)日：2006-06-19
申请号：KR1020050034402
申请日：2005-04-26
Applicant: 한국전자통신연구원
IPC: H01L21/20
CPC classification number: H01L21/76251 , H01L21/76243
Abstract: 본 발명은 실리콘 온 인슐레이터(Silicon On Insulator, 이하 'SOI'라 칭함) 기판의 제조방법에 관한 것으로, 제1 웨이퍼의 소정 깊이에 매립산화막층을 형성한 후 상기 제1 웨이퍼 상에 제1 산화막을 형성하는 단계와, 상기 제1 웨이퍼의 상면이 노출되도록 상기 제1 웨이퍼 상부의 제1 산화막을 제거한 후 노출된 상기 제1 웨이퍼의 상면에 반도체 에피막층 및 반도체층을 순차적으로 형성하는 단계와, 상기 반도체층 상에 소정 두께의 제2 산화막이 형성된 제2 웨이퍼를 접합시키는 단계와, 상기 반도체층이 노출되도록 상기 제1 웨이퍼 하부의 제1 산화막, 상기 매립산화막층 하부의 제1 웨이퍼, 상기 매립산화막층, 상기 반도체 에피막층과 상기 매립산화막층 사이의 제1 웨이퍼 및 상기 반도체 에피막층을 순차적으로 제거하는 단계를 포함함으로써, 공정이 비교적 단순하고 실시가 용이하며, 고품질의 균일하고 초박막의 특성을 가지는 SOI 기판을 제조할 수 있는 효과가 있다.
나노 소자, 반도체, SOI, 실리콘웨이퍼, 매립산화막층, 산소이온, 반도체 에피막층Abstract translation: 本发明涉及一种制造绝缘体上硅（SOI）衬底的方法，其中在第一晶片的预定深度处形成埋入氧化物层，在第一晶片上形成第一氧化物膜， 在去除第一晶片上的第一氧化物膜之后，在第一晶片的暴露的上表面上顺序地形成半导体外延层和半导体层，从而露出第一晶片的上表面; 和第二氧化物膜键合到第二晶片上的半导体层上形成预定厚度的步骤中形成，第一晶片底部的半导体层以暴露所述第一氧化膜，第一晶片下面的掩埋氧化物层，所述掩埋氧化物 并且顺序地去除半导体外延层和掩埋氧化物层之间的第一晶片和半导体外延层， 简单，易于实现的，高均匀性和有，有可能制造具有超薄膜的特性的SOI衬底的效果。
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公开(公告)号：KR1020060065011A
公开(公告)日：2006-06-14
申请号：KR1020040103714
申请日：2004-12-09
Applicant: 한국전자통신연구원
IPC: G06F1/04
Abstract: 본 발명은 선택신호들의 조합에 따라 지연시간이 조절되도록 함으로써 출력신호 간의 비중첩 시간을 임의로 조절할 수 있는 프로그래머블 클럭 제너레이터에 관해 개시한다. 클럭 제너레이터를 칩으로 제작한 후에도 사용자가 임의로 선택신호들을 입력하여 비중첩 시간을 조절할 수 있으므로 비중첩 시간이 고정되는 종래의 클럭 제너레이터에 비해 사용 효율이 높고, 또한, 칩의 크기가 증가되어도 데이터 전달시 에러가 발생되지 않는다. 각 구성요소의 성능을 최적화시키면 저전력 및 고효율의 클럭 제너레이터를 구현할 수 있으며, 동기식 순차 시스템으로 작동하는 고성능 마이크로 프로세서 등에 활용될 수 있다.
클럭 제너레이터, 지연시간, 비중첩 시간, 선택신호, 프로그래머블-
公开(公告)号：KR1020050067008A
公开(公告)日：2005-06-30
申请号：KR1020040107867
申请日：2004-12-17
Applicant: 한국전자통신연구원
IPC: H01L21/336
Abstract: 본 발명은 반도체 소자의 제조방법에 관한 것으로, 스트레인드 실리콘 채널층과 도핑된 SiGe층이 적층되어 형성된 SOI 기판을 이용하여 SiGe와 스트레인드 실리콘 간의 높은 식각선택비를 이용하여 상대적으로 용이하게 완전공핍평 채널소자를 제조할 수 있을 뿐만 아니라, 접합저항과 용량의 감소를 비교적 단순한 공정으로 가능하게 하는 소오스/드레인 공정과, 고성능 소자에 필수적인 금속 게이트의 적용과 게이트 폭의 축소가 용이한 반도체 소자의 제조 방법을 제공한다.
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