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公开(公告)号：FR3032573B1
公开(公告)日：2017-01-27
申请号：FR1550952
申请日：2015-02-06
Applicant: ST MICROELECTRONICS ALPS SAS , ST MICROELECTRONICS ROUSSET
Inventor： COTTINET JONATHAN , BINI JEAN-CLAUDE
Abstract: Procédé d'émission et/ou de réception d'un signal audio potentiellement agresseur comportant une émission et/ou une réception de groupes successifs de données cadencées par un premier signal d'horloge au sein de trames respectives successives synchronisées par un second signal d'horloge. En présence d'un risque d'interférence du signal audio potentiellement agresseur avec un autre signal potentiellement victime lors de l'émission ou de la réception du signal potentiellement agresseur, on modifie la fréquence (SCK) du premier signal d'horloge en maintenant inchangée la fréquence (SYNC) du second signal d'horloge.
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公开(公告)号：FR3025940A1
公开(公告)日：2016-03-18
申请号：FR1458770
申请日：2014-09-17
Inventor： MOENECLAEY NICOLAS , ROUX JULIEN-MARC , BOURGOIN JEROME
IPC: H01L27/146 , H04N5/335
Abstract: L'invention concerne un capteur d'images CMOS (100) comportant : une matrice de MxN pixels (Pi,j), les pixels d'une même colonne étant connectés à une même piste de sortie (VXj), chaque pixel (Pi,j) comprenant une photodiode (101), un noeud de lecture (SN), un transistor de transfert (103), un transistor de réinitialisation (105), et un circuit de lecture (107, 109) ; et un circuit de test (120) comportant un ensemble de N cellules élémentaires de référence (Rj) connectées respectivement aux N pistes de sortie (VXj) du capteur, chaque cellule (Rj) comportant une résistance (121), un noeud de lecture (N3), un transistor de transfert, un transistor de réinitialisation (125), et un circuit de lecture (127, 129), les N résistances (121) étant connectées en série entre des premier (VHASIL) et deuxième (VLASIL) noeuds d'application d'une tension de référence.
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公开(公告)号：FR3124639A1
公开(公告)日：2022-12-30
申请号：FR2106999
申请日：2021-06-29
Inventor： LAPORTE CLAIRE , SCHWARTZ LAURENT , DIMAYUGA GODFREY
Abstract: Selon un aspect, il est proposé un dispositif électronique (DIS) comprenant : - une puce électronique (PE), - un boîtier (BT) comportant : ○ une matrice de connecteurs (MC), ○ un substrat de support (SS) présentant une face de montage (FM) et une face de connexion (FC) opposée à la face de montage, la puce électronique étant montée sur la face de montage et la matrice de connecteurs étant montée sur la face de connexion, dans lequel le substrat de support comprend une structure d’interconnexion (ST_IT) comportant une paire (IT_2, IT_n) de pistes conductrices, dites d’interconnexion, connectant la puce électronique à la matrice de connecteurs, les pistes d’interconnexion de la paire étant configurées pour faire circuler des signaux différentiels, et dans lequel les deux pistes d’interconnexion (PP_IT_2, PN_IT_2, PP_IT_n, PN_IT_n) s’étendent en regard l’une de l’autre à des profondeurs différentes du substrat. Figure pour l’abrégé : Fig 1
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公开(公告)号：FR3117227B1
公开(公告)日：2022-12-16
申请号：FR2012752
申请日：2020-12-07
Applicant: ST MICROELECTRONICS ALPS SAS , ST MICROELECTRONICS SA
Inventor： SOULIE MICHAEL , MARTIN THOMAS
IPC: G06F13/366 , G06F13/36 , G06F115/02
Abstract: Selon un aspect, il est proposé un système sur puce comprenant : - un module maître (MM), - un module esclave (ME), , - une horloge (CLK) configurée pour cadencer le fonctionnement du module esclave, - un contrôleur d’horloges (RCC) configuré pour activer ou désactiver ladite horloge et/ou un contrôleur de mise sous tension (RCC) configuré pour mettre sous/hors tension le module esclave, - un système de contrôle (SC) configuré pour détecter que l’horloge est désactivée et/ou que le module esclave est hors tension lorsque le module maître émet une requête d’accès au module esclave, le module maître étant configuré pour : - activer l’horloge lorsque le système de contrôle détecte que cette horloge est désactivée et/ou mettre sous tension le module esclave lorsque le système de contrôle détecte que le module esclave est hors tension, puis - émettre une nouvelle requête d’accès au module esclave. Figure pour l’abrégé : Fig 1
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公开(公告)号：FR3121522A1
公开(公告)日：2022-10-07
申请号：FR2103307
申请日：2021-03-31
Applicant: ST MICROELECTRONICS ALPS SAS
Inventor： MICHAL VRATISLAV , ROUSSET REGIS
IPC: G05F3/30
Abstract: Circuit à bande interdite La présente description concerne un circuit (1) à bande interdite de génération d'un signal de référence comprenant un premier transistor bipolaire (100) et un deuxième transistor bipolaire (102) d'un même type parmi les types PNP et NPN, les premier et deuxième transistors étant configurés pour générer un courant variant de manière proportionnel avec la température, dans lequel un premier composant capacitif (C1) est connecté entre une base (100b) et un émetteur (100e) du premier transistor. Figure pour l'abrégé : Fig. 1
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Patent Agency Ranking
公开(公告)号：FR3111438B1
公开(公告)日：2022-08-05
申请号：FR2006059
申请日：2020-06-10
Applicant: ST MICROELECTRONICS ALPS SAS , ST MICROELECTRONICS INT NV
Inventor： ZARGAR ASIF RASHID , EYZAT GILLES , JAIN CHARUL
Abstract: Dispositifs et procédés de sécurisation d’un système sur puce Système sur puce (500) comprenant un ensemble d’éléments mémoires programmables une seule fois (100) qui comprend une première configuration valide ; une deuxième configuration valide ; et une pluralité de configurations non valides. Le système sur puce comprend aussi un indicateur de programmation (512) ayant initialement une première valeur et agencé pour être réglé de manière permanente à une deuxième valeur. Le système sur puce comprend en outre un circuit décodeur (502) en communication avec l’ensemble d’éléments mémoires programmables une seule fois pour déterminer si l’ensemble d’éléments mémoires programmables une seule fois est dans la première configuration valide, la deuxième configuration valide ou l’une quelconque de la pluralité de configurations non valides. Le circuit décodeur génère un signal de détection de menace lorsque l’ensemble d’éléments mémoires programmables une seule fois est dans l’une quelconque de la pluralité de configurations non valides lorsque l’indicateur de programmation est en permanence réglé à la deuxième valeur. Figure pour l'abrégé : Fig. 5
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公开(公告)号：FR3100347B1
公开(公告)日：2022-07-22
申请号：FR1909723
申请日：2019-09-04
Applicant: ST MICROELECTRONICS ROUSSET , ST MICROELECTRONICS ALPS SAS
Inventor： ROMAIN FABRICE , LISART MATHIEU , ARNOULD PATRICK
IPC: G06F12/02
Abstract: Détection d'erreurs La présente description concerne un procédé d'écriture en mémoire d'une donnée (Data1), dans lequel : - un mot binaire (Code1), représentatif de ladite donnée (Data1) et d'un code correcteur ou détecteur d'erreur (EDC1), est scindé en au moins une première et une deuxième parties (Code1A, Code1B) ; et - ladite première partie (Code1A) est écrite à une adresse logique (AddL1) dans un premier circuit mémoire (105) ; et - ladite deuxième partie (Code1B) est écrite à ladite adresse logique dans un deuxième circuit mémoire (106) adapté à stocker autant de mots binaires que ledit premier circuit mémoire (105), ledit code correcteur ou détecteur d'erreur (EDC1) étant dépendant de ladite donnée (Data1) et de ladite adresse (AddL1). Figure pour l'abrégé : Fig. 1
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公开(公告)号：FR3107793B1
公开(公告)日：2022-05-06
申请号：FR2002010
申请日：2020-02-28
Inventor： PONS ALEXANDRE , CAMIOLO JEAN , MERSEL MERIEM
Abstract: Interface d'alimentation USB-PD La présente description concerne une interface d'alimentation comprenant : un convertisseur (CONV) fournissant une première tension DC (Vsrc) ; une résistance (R) entre le convertisseur (CONV) et une borne (312) de sortie fournissant une deuxième tension DC (Vbus) ; un premier circuit (CIRC2) fournissant un deuxième signal (MOD) représentatif d'un écart entre la deuxième tension (Vbus) et un seuil de tension lorsqu'un premier signal (EN) est dans un premier état, et à une valeur par défaut sinon ; un deuxième circuit (AMP) fournissant un troisième signal (Isens) représentatif du courant (I) dans la résistance (R) multipliée par un gain du troisième circuit, et modifiant le gain à partir du deuxième signal (MOD) ; et un troisième circuit (CIRC1) fournissant un signal de commande (cmd) du convertisseur (CONV) à partir au moins du troisième signal (Isens). Figure pour l'abrégé : Fig. 2
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公开(公告)号：FR3107626B1
公开(公告)日：2022-03-11
申请号：FR2001755
申请日：2020-02-21
Applicant: ST MICROELECTRONICS GRENOBLE 2 , ST MICROELECTRONICS SRL , ST MICROELECTRONICS ROUSSET , ST MICROELECTRONICS ALPS SAS
Inventor： MARCHAND BENOIT , QUERINO DE CARVALHO HAMILTON , DHAYNI ACHRAF , MANGANO DANIELE
Abstract: Compensation de dérive La présente description concerne un dispositif électronique (30) comprenant un premier condensateur (42) et un cristal de quartz (14) couplés en série entre un premier nœud (34) et un deuxième nœud (36) ; un inverseur (47) couplé entre les premier et deuxième nœuds ; un premier condensateur variable (38) couplé entre le premier nœud et un troisième nœud (39) ; et un deuxième condensateur variable (40) couplé entre le deuxième nœud et le troisième nœud. Figure pour l'abrégé : Fig. 6
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公开(公告)号：FR3111438A1
公开(公告)日：2021-12-17
申请号：FR2006059
申请日：2020-06-10
Applicant: ST MICROELECTRONICS ALPS SAS , ST MICROELECTRONICS INT NV
Inventor： ZARGAR ASIF RASHID , EYZAT GILLES , JAIN CHARUL
Abstract: Dispositifs et procédés de sécurisation d’un système sur puce Système sur puce (500) comprenant un ensemble d’éléments mémoires programmables une seule fois (100) qui comprend une première configuration valide ; une deuxième configuration valide ; et une pluralité de configurations non valides. Le système sur puce comprend aussi un indicateur de programmation (512) ayant initialement une première valeur et agencé pour être réglé de manière permanente à une deuxième valeur. Le système sur puce comprend en outre un circuit décodeur (502) en communication avec l’ensemble d’éléments mémoires programmables une seule fois pour déterminer si l’ensemble d’éléments mémoires programmables une seule fois est dans la première configuration valide, la deuxième configuration valide ou l’une quelconque de la pluralité de configurations non valides. Le circuit décodeur génère un signal de détection de menace lorsque l’ensemble d’éléments mémoires programmables une seule fois est dans l’une quelconque de la pluralité de configurations non valides lorsque l’indicateur de programmation est en permanence réglé à la deuxième valeur. Figure pour l'abrégé : Fig. 5
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