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公开(公告)号：KR100809717B1
公开(公告)日：2008-03-06
申请号：KR1020070003958
申请日：2007-01-12
Applicant: 삼성전자주식회사
IPC: H01L21/027
CPC classification number: H01L22/12 , H01L27/105 , H01L27/1052 , H01L2924/0002 , G01N21/956 , G03F7/70625 , H01L2924/00
Abstract: A semiconductor device capable of controlling electric characteristics of double patterned patterns and a method for controlling the double patterned patterns by using a control circuit for generating an electric characteristics control signal. Patterns(331,332,341,342) are arranged on a memory core unit and have different critical dimensions. A control circuit(350) provides electric characteristic control signals to the patterns. The control circuit generates the electric characteristic control signals based on the critical dimensions corresponding to the patterns. The control circuit adjusts a level of the electric characteristic control signal based on the critical dimension, or controls the electric characteristic of the patterns by adjusting a signal applying time. The patterns are arranged on different layers in an overlapped shape.
Abstract translation: 能够控制双图案图案的电特性的半导体器件和通过使用用于产生电特性控制信号的控制电路来控制双重图案化图案的方法。 图案（331,332,341,342）布置在存储器核心单元上并具有不同的临界尺寸。 控制电路（350）向图案提供电特性控制信号。 控制电路基于与图案对应的临界尺寸来生成电特性控制信号。 控制电路基于临界尺寸调整电特性控制信号的电平，或者通过调整信号施加时间来控制图案的电特性。 图案以重叠的形状布置在不同的层上。
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公开(公告)号：KR100763538B1
公开(公告)日：2007-10-05
申请号：KR1020060082119
申请日：2006-08-29
Applicant: 삼성전자주식회사
IPC: H01L21/027
CPC classification number: H01L21/0337 , H01L21/0338 , H01L21/3086 , H01L21/3088
Abstract: A method for forming mask patterns and a method for forming micro patterns using the same are provided to easily form double mask patterns consisting of first mask patterns and second mask patterns. First mask patterns(12a,12b) are formed on a semiconductor substrate(10), the first mask patterns including patterns having opening and patterns having radius of curvature at inner portions. A sacrificial layer is formed on the first mask patterns, and then a thin film for second mask patterns is formed on the sacrificial layer. The thin film for second mask patterns is removed until a surface of the sacrificial layer is exposed. The sacrificial layer is removed to form the second mask patterns on the substrate.
Abstract translation: 提供了形成掩模图案的方法和使用其形成微图案的方法，以便容易地形成由第一掩模图案和第二掩模图案组成的双掩模图案。 第一掩模图案（12a，12b）形成在半导体衬底（10）上，第一掩模图案包括具有开口的图案和在内部具有曲率半径的图案。 在第一掩模图案上形成牺牲层，然后在牺牲层上形成用于第二掩模图案的薄膜。 去除用于第二掩模图案的薄膜，直到牺牲层的表面露出。 去除牺牲层以在衬底上形成第二掩模图案。
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公开(公告)号：KR100761857B1
公开(公告)日：2007-09-28
申请号：KR1020060086994
申请日：2006-09-08
Applicant: 삼성전자주식회사
IPC: H01L21/027
CPC classification number: H01L21/31144 , H01L21/0273 , H01L21/0337 , H01L21/0338 , H01L21/32139 , H01L21/76816 , H01L21/3065
Abstract: A method for forming a fine pattern in a semiconductor device and a method for fabricating a semiconductor device using the same are provided to simplify a process by forming a mask pattern through a process of patterning a photoresist layer only. A first hard mask layer(24) and a second hard mask layer(26) are formed on a semiconductor substrate(20). A photoresist pattern having a first line width(W12) and a first pitch(P11) is formed on the second hard mask layer. A mask material layer is formed on the photoresist pattern and the substrate. The mask material layer is etched to form a mask pattern(34) having a second pitch on a sidewall of the photoresist pattern. The photoresist pattern is removed, and the second hard mask layer is etched to form a first hard mask pattern. The substrate is etched to form a fine pattern having the second pitch.
Abstract translation: 提供了一种用于在半导体器件中形成精细图案的方法和使用其制造半导体器件的方法，以通过仅通过图案化光致抗蚀剂层的工艺来形成掩模图案来简化工艺。 第一硬掩模层（24）和第二硬掩模层（26）形成在半导体衬底（20）上。 在第二硬掩模层上形成具有第一线宽（W12）和第一间距（P11）的光刻胶图案。 在光致抗蚀剂图案和基板上形成掩模材料层。 蚀刻掩模材料层以在光致抗蚀剂图案的侧壁上形成具有第二间距的掩模图案（34）。 去除光致抗蚀剂图案，并且蚀刻第二硬掩模层以形成第一硬掩模图案。 蚀刻基板以形成具有第二间距的精细图案。
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公开(公告)号：KR100740611B1
公开(公告)日：2007-07-18
申请号：KR1020050096077
申请日：2005-10-12
Applicant: 삼성전자주식회사
CPC classification number: G03F7/2041 , C08G77/442 , C09D183/10 , G03F7/0752 , G03F7/11
Abstract: 탑 코팅막 용 고분자, 탑 코팅 용액 및 이를 이용하는 이머젼 리소그라피 공정을 제시한다. 이 고분자는 POSS 분자를 포함하는 모노머와, 히드록시기나 카르복실기와 같은 극성을 갖는 작용기를 갖는 코모노머를 포함하므로, 소수성이 강해 물이나 포토레지스트막과 섞이지 않는 동시에 현상액에 용해가 잘되고, 상업적 가치가 뛰어나다. 따라서 이러한 탑 코팅막용 고분자를 이머젼 리소그라피 공정에 적용할 경우, 미세하고 정확한 패터닝을 구현할 수 있다.
탑 코팅막, 이머젼 리소그라피 공정-
公开(公告)号：KR1020070040575A
公开(公告)日：2007-04-17
申请号：KR1020050096077
申请日：2005-10-12
Applicant: 삼성전자주식회사
CPC classification number: G03F7/2041 , C08G77/442 , C09D183/10 , G03F7/0752 , G03F7/11
Abstract: 탑 코팅막 용 고분자, 탑 코팅 용액 및 이를 이용하는 이머젼 리소그라피 공정을 제시한다. 이 고분자는 POSS 분자를 포함하는 모노머와, 히드록시기나 카르복실기와 같은 극성을 갖는 작용기를 갖는 코모노머를 포함하므로, 소수성이 강해 물이나 포토레지스트막과 섞이지 않는 동시에 현상액에 용해가 잘되고, 상업적 가치가 뛰어나다. 따라서 이러한 탑 코팅막용 고분자를 이머젼 리소그라피 공정에 적용할 경우, 미세하고 정확한 패터닝을 구현할 수 있다.
탑 코팅막, 이머젼 리소그라피 공정-
Patent Agency Ranking
公开(公告)号：KR100660536B1
公开(公告)日：2006-12-22
申请号：KR1020040109830
申请日：2004-12-21
Applicant: 삼성전자주식회사
IPC: H01L21/027
Abstract: 광로 이탈 정도를 측정하기 위한 광학 마스크 및 이를 이용하여 광도 이탈 정도를 측정하는 방법을 제공한다. 본 발명은 기준 패턴 및 비교 패턴을 구비하는 광학 마스크를 준비하고, 소정의 노광 빔을 사용하는 노광 시스템 내에 상기 광학 마스크를 로딩한 후, 상기 노광 빔을 사용하여 상기 광학 마스크를 소정의 결상면에 투영하는 단계를 포함한다. 이에 따라, 상기 기준 패턴 및 상기 비교 패턴에 상응하는 기준 이미지 및 비교 이미지가 상기 결상면(image plane)에 결상(imaging)된다. 이후, 상기 기준 이미지와 상기 비교 이미지 사이의 거리를 측정하여 상기 노광 빔의 이탈각(aberration angle)을 결정한다. 이때, 상기 기준 패턴 및 상기 비교 패턴은 이들을 각각 통과하는 노광 빔들의 방향이 달라지도록 서로 다른 구조로 형성되는 것을 특징으로 한다.
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公开(公告)号：KR1020060103651A
公开(公告)日：2006-10-04
申请号：KR1020050025469
申请日：2005-03-28
Applicant: 삼성전자주식회사
IPC: H01L21/027
CPC classification number: G03F7/70433
Abstract: 본 발명은 포토리소그래피의 세정 또는 건조 공정에서 발생하는 포토레지스트의 붕괴 (collapse) 특성을 억제하도록, 실제 소자 패턴과 함께 보조 패턴을 형성하는 반도체 소자 제조용 포토레지스트 패턴의 형성 방법을 개시한다. 본 발명은 기판 상에 포토레지스트층을 도포하는 단계; 적어도 하나 이상의 소자 패턴과 상기 소자 패턴에 인접하는 보조 패턴을 포함하는 포토마스크를 이용하여 상기 포토레지스트층을 노광하는 단계; 및 상기 노광된 포토레지스트층을 현상하여 상기 기판 상에 적어도 하나 이상의 소자 패턴과 상기 소자 패턴에 인접하는 보조 패턴을 포함하는 포토레지스트 패턴을 형성하는 단계를 포함하는 반도체 소자 제조용 포토레지스트 패턴 형성 방법에 관한 것이다.
포토레지스트 패턴, 붕괴 (collapse), 만곡 (meniscus), 현상액, 세정액, 표면장력-
公开(公告)号：KR100630683B1
公开(公告)日：2006-10-02
申请号：KR1020040039977
申请日：2004-06-02
Applicant: 삼성전자주식회사
IPC: H01L27/108
CPC classification number: H01L27/10888 , H01L27/0207 , H01L27/10814
Abstract: 본 발명의 6F
2 레이아웃을 갖는 디램 소자는, 제1 방향으로 길게 배치되는 워드라인들과 교차되도록 제2 방향으로 길게 배치되는 비트라인들을 갖는데, 아이솔레이션영역에 의해 한정되는 액티브영역 위로 워드라인들 중 하나의 워드라인만 지나가도록 배치되어 하나의 액티브영역에 하나의 단위셀이 구성된다. 또한 액티브영역은, 제1 방향으로 위쪽의 제1 비트라인과 제1 방향으로 아래쪽의 제2 비트라인 사이에서, 제2 방향과 나란하면서 제1 비트라인과 인접하는 제1 라인상에 배치되는 제1 액티브영역들, 및 제2 방향과 나란하면서 제2 비트라인과 인접하는 제2 라인상에 배치되는 제2 액티브영역들을 구비한다. -
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