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公开(公告)号：KR101883327B1
公开(公告)日：2018-07-30
申请号：KR1020120031881
申请日：2012-03-28
Applicant: 삼성전자주식회사
IPC: H01L21/027
CPC classification number: H01L21/308 , H01L21/0337 , H01L27/10852 , H01L28/92
Abstract: 미세패턴형성방법이제공된다. 미세패턴형성방법은하부막상에서제 1 방향으로연장되며, 반복적으로서로번갈아배치된제 1 및제 2 하드마스크패턴들을형성하는것, 상기제 1 및제 2 하드마스크패턴들상에서, 상기제 1 방향에수직인제 2 방향으로연장되는마스크패턴들을형성하는것, 상기마스크패턴들을식각마스크로이용하여상기제 1 하드마스크패턴들각각에제 1 오프닝들을형성하는것, 상기제 1 오프닝들및 상기마스크패턴들사이를채우는매립패턴들을형성하는것, 상기마스크패턴들을제거한후, 상기매립패턴들양측벽에스페이서들을형성하는것, 및상기매립패턴들및 상기스페이서들을식각마스크로이용하여상기제 2 하드마스크패턴들각각에제 2 오프닝들을형성하는것을포함한다.
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公开(公告)号：KR1020160144146A
公开(公告)日：2016-12-16
申请号：KR1020150080549
申请日：2015-06-08
Applicant: 삼성전자주식회사
IPC: H01L21/027 , H01L21/033 , H01L21/311
CPC classification number: H01L21/0276 , G03F7/091 , G03F7/40 , H01L21/0337
Abstract: 반도체장치의패턴형성방법이제공된다. 상기반도체장치의패턴형성방법은, 피식각막, 감광성물질을포함하는반사방지막, 및포토레지스트막이순차적으로적층된기판을제공하고, 상기포토레지스트막과상기반사방지막을식각하여제1 패턴을형성하고, 상기제1 패턴상에스페이서막을컨포말하게형성하고, 상기스페이서막의일부를제거하여상기제1 패턴의상면을노출시키고, 노출된상기제1 패턴을제거하고, 남겨진상기스페이서막을마스크로하여상기피식각막을패터닝하여제2 패턴을형성하는것을포함하되, 상기반사방지막은상기피식각막과상기포토레지스트막사이에, 상기피식각막과상기포토레지스트막에직접접촉하도록배치된다.
Abstract translation: 方法包括在蚀刻层上直接形成含有感光材料的抗反射层，直接在抗反射层上形成光致抗蚀剂层，以及除去光致抗蚀剂层和抗反射层的部分以形成图案。 间隔件形成在图案的侧壁上，并且去除图案以留下间隔物。 使用间隔物作为掩模对蚀刻层进行图案化。 形成抗反射层可以包括在蚀刻层上直接形成无机抗反射层，并在无机抗反射层上直接形成有机抗反射层。
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公开(公告)号：KR1020160106401A
公开(公告)日：2016-09-12
申请号：KR1020150029265
申请日：2015-03-02
Applicant: 삼성전자주식회사
IPC: H01L21/027 , H01L21/033 , H01L21/762
CPC classification number: H01L21/31144 , H01L21/0337 , H01L21/76816 , H01L27/10847 , H01L27/11556 , H01L27/11582 , H01L21/0274 , H01L21/0332 , H01L21/76229 , H01L2224/83051
Abstract: 셀영역및 상기셀 영역을둘러싸는에지영역을가진타겟층 상에스토퍼층을형성하고, 상기스토퍼층 상에제1 상부오프닝들및 댐트렌치를가진하드마스크를형성하고, 상기제1 상부오프닝들의내벽들상에오프닝스페이서들및 상기댐 트렌치를채우는댐 패턴을형성하고, 상기제1 상부오프닝들내에노출된상기스토퍼층을제거하여상기타겟층을노출하는제1 하부오프닝들을형성하고, 상기제1 하부오프닝들및 상기제1 상부오프닝들을채우는필라패턴들및 상기댐 패턴상에처마패턴을형성하고, 상기셀 영역내의상기하드마스크를제거하고, 상기필라패턴들사이에제1 폴리머블록들및 제2 폴리머블록들을형성하고, 상기제2 폴리머블록들을제거하여상기스토퍼층의표면을노출하는제2 상부오프닝들을형성하고, 상기제2 상부오프닝들내에노출된상기스토퍼층을에칭하여제2 하부오프닝들을형성하고, 및상기제1 폴리머블록들, 상기필라패턴들, 상기댐 패턴, 및상기처마패턴을제거하는것을포함하는컨택홀 형성방법이설명된다.
Abstract translation: 描述了形成接触孔的方法，包括以下步骤：在具有单元区域和围绕单元区域的边缘区域的目标层上形成阻挡层; 在阻挡层上形成具有第一上开口和坝沟的硬掩模; 形成开口间隔件和用于填充第一上部开口的内壁上的坝沟槽的坝形图案; 形成用于通过去除暴露在第一上开口内的止挡层而露出目标层的第一下开口; 在柱状图案上形成檐形图案，其填充第一下开口和第一上开口以及坝图案; 去除细胞区域内的硬掩模; 在柱状图案之间形成第一聚合物嵌段和第二聚合物嵌段; 形成用于通过去除所述第二聚合物块而暴露所述阻挡层的表面的第二上部开口; 通过蚀刻暴露在第二上部开口内的止动层形成第二下部开口; 并且去除第一聚合物块，柱图案，坝图案和檐图案。 根据本发明的各种实施例，可以在单元区域内形成接触孔，同时在边缘区域和/或周边区域内不形成接触孔。
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公开(公告)号：KR1020140027797A
公开(公告)日：2014-03-07
申请号：KR1020120093854
申请日：2012-08-27
Applicant: 삼성전자주식회사
IPC: H01L21/027
CPC classification number: H01L21/302 , H01L21/0337 , H01L21/0273
Abstract: Provided is a method for forming a semiconductor memory device. The method include a step of forming first preliminary holes arranged on an etching object layer in a first direction; a step of forming dielectric patterns filling the first preliminary holes; a step of successively and conformally forming a barrier layer and a sacrificial layer on the dielectric patterns; a step of forming etch control patterns between adjacent dielectric patterns; a step of forming a second preliminary holes by etching the sacrificial layer of a region defined by at least three adjacent dielectric patterns; and a step of forming contact holes by etching the etching object layer of a position corresponding to the first and the second preliminary holes.
Abstract translation: 提供一种形成半导体存储器件的方法。 该方法包括在第一方向上形成设置在蚀刻对象层上的第一预备孔的步骤; 形成填充所述第一预备孔的电介质图案的步骤; 在电介质图案上依次形成阻挡层和牺牲层的步骤; 在相邻电介质图案之间形成蚀刻控制图案的步骤; 通过蚀刻由至少三个相邻电介质图案限定的区域的牺牲层来形成第二预备孔的步骤; 以及通过蚀刻对应于第一和第二预备孔的位置的蚀刻对象层来形成接触孔的步骤。
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公开(公告)号：KR100809717B1
公开(公告)日：2008-03-06
申请号：KR1020070003958
申请日：2007-01-12
Applicant: 삼성전자주식회사
IPC: H01L21/027
CPC classification number: H01L22/12 , H01L27/105 , H01L27/1052 , H01L2924/0002 , G01N21/956 , G03F7/70625 , H01L2924/00
Abstract: A semiconductor device capable of controlling electric characteristics of double patterned patterns and a method for controlling the double patterned patterns by using a control circuit for generating an electric characteristics control signal. Patterns(331,332,341,342) are arranged on a memory core unit and have different critical dimensions. A control circuit(350) provides electric characteristic control signals to the patterns. The control circuit generates the electric characteristic control signals based on the critical dimensions corresponding to the patterns. The control circuit adjusts a level of the electric characteristic control signal based on the critical dimension, or controls the electric characteristic of the patterns by adjusting a signal applying time. The patterns are arranged on different layers in an overlapped shape.
Abstract translation: 能够控制双图案图案的电特性的半导体器件和通过使用用于产生电特性控制信号的控制电路来控制双重图案化图案的方法。 图案（331,332,341,342）布置在存储器核心单元上并具有不同的临界尺寸。 控制电路（350）向图案提供电特性控制信号。 控制电路基于与图案对应的临界尺寸来生成电特性控制信号。 控制电路基于临界尺寸调整电特性控制信号的电平，或者通过调整信号施加时间来控制图案的电特性。 图案以重叠的形状布置在不同的层上。
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Patent Agency Ranking
公开(公告)号：KR100640640B1
公开(公告)日：2006-10-31
申请号：KR1020050032297
申请日：2005-04-19
Applicant: 삼성전자주식회사
IPC: H01L21/308
CPC classification number: H01L21/32139 , H01L21/0337 , H01L21/0338
Abstract: 미세 피치의 하드마스크를 이용한 반도체 소자의 미세 패턴 형성 방법에 관하여 개시한다. 본 발명에 따른 미세 패턴 형성 방법에서는 기판상의 피식각막 위에 제1 피치를 가지는 복수의 제1 라인 패턴으로 이루어지는 제1 하드마스크 패턴을 형성한다. 상기 제1 라인 패턴 중 상호 인접한 2개의 제1 라인 패턴 사이에 리세스가 형성되는 상면을 가지는 제1 막을 형성한다. 상기 리세스 내에 제2 라인 패턴으로 이루어지는 제2 하드마스크 패턴을 형성한다. 상기 제1 라인 패턴 및 제2 라인 패턴을 식각 마스크로 하여 상기 제1 막을 이방성 식각한다. 제1 하드마스크 패턴 및 제2 하드마스크 패턴를 식각 마스크로 하여 상기 피식각막을 이방성 식각한다. 상기 제1 라인 패턴 및 제2 라인 패턴에 의하여 상기 제1 피치의 1/2인 피치를 가지는 복수의 라인 앤드 스페이스 패턴 (line and space pattern)이 형성될 수 있다.
하드 마스크, 미세 피치, 라인, 스페이스, 패턴 밀도-
公开(公告)号：KR100618819B1
公开(公告)日：2006-08-31
申请号：KR1020040007828
申请日：2004-02-06
Applicant: 삼성전자주식회사
Inventor： 박준수
IPC: H01L27/108
CPC classification number: H01L27/10885 , H01L27/10814 , H01L27/10876 , H01L27/10888
Abstract: 오버레이 마진이 개선된 반도체 소자 및 그 제조방법을 개시한다. 본 발명에 따른 반도체 소자의 제조방법에서는, 기판 안에 매몰된 비트라인을 형성하고 이것과 평행하나 중첩되지 않는 활성영역을 정의하는 소자분리막을 형성한 다음, 활성영역 안으로 게이트 패턴을 형성한다. 활성영역을 가로질러 비트라인과 교차하는 방향으로 신장하며 하부에 놓이는 게이트 패턴과 전기적으로 연결된 도전라인을 형성함으로써, 게이트 패턴과 도전라인으로 이루어진 게이트 라인을 형성한다. 게이트 패턴과 도전라인은 일체형으로 형성할 수 있다.
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公开(公告)号：KR100546302B1
公开(公告)日：2006-01-26
申请号：KR1019990057624
申请日：1999-12-14
Applicant: 삼성전자주식회사
IPC: H01L21/768
Abstract: 중첩 마진이 개선된 반도체 장치 및 그 제조 방법을 개시한다. 본 발명의 일 관점은, 반도체 기판에 라인(line) 형 홈들을 형성하고, 홈 내에 상감되어 매몰된 비트 라인을 형성하고, 비트 라인들에 의해서 균일한 폭으로 구획된 반도체 기판 부분을 콘택홀(contact hole) 형태로 선택적으로 노출하는 포토레지스트 패턴을 형성하고, 이를 마스크로 노출된 반도체 기판 부분을 선택적으로 식각하고, 식각된 반도체 기판 부분을 채우는 절연막을 형성하여, 비트 라인에 의해서 폭이 구획된 활성 영역을 영역 별로 분리하여 비트 라인과 함께 활성 영역을 설정하는 콘택형 소자 분리를 형성한다. 활성 영역 상에 비트 라인과 절연되어 중첩되며 형성된 게이트 라인을 형성하고, 비트 라인에 연결되고 활성 영역에 접촉하는 비트 라인 콘택을 형성하고, 게이트 라인에 인접하는 활성 영역 상에 연결되는 커패시터의 스토리지 노드 형성한다.
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公开(公告)号：KR1020050079731A
公开(公告)日：2005-08-11
申请号：KR1020040007828
申请日：2004-02-06
Applicant: 삼성전자주식회사
Inventor： 박준수
IPC: H01L27/108
CPC classification number: H01L27/10885 , H01L27/10814 , H01L27/10876 , H01L27/10888
Abstract: 오버레이 마진이 개선된 반도체 소자 및 그 제조방법을 개시한다. 본 발명에 따른 반도체 소자의 제조방법에서는, 기판 안에 매몰된 비트라인을 형성하고 이것과 평행하나 중첩되지 않는 활성영역을 정의하는 소자분리막을 형성한 다음, 활성영역 안으로 게이트 패턴을 형성한다. 활성영역을 가로질러 비트라인과 교차하는 방향으로 신장하며 하부에 놓이는 게이트 패턴과 전기적으로 연결된 도전라인을 형성함으로써, 게이트 패턴과 도전라인으로 이루어진 게이트 라인을 형성한다. 게이트 패턴과 도전라인은 일체형으로 형성할 수 있다.
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公开(公告)号：KR100468713B1
公开(公告)日：2005-06-08
申请号：KR1019980025895
申请日：1998-06-30
Applicant: 삼성전자주식회사
IPC: H01L27/10
Abstract: 본 발명인 반도체 메모리 장치의 제조 방법은, 반도체 기판 상에 게이트 패턴이 형성된 메모리 셀 영역 및 주변 회로 영역을 갖는 반도체 메모리 장치를 제조하는 방법으로서, 게이트 패턴 및 기판의 노출 부분 위에 제1 층간 절연막을 형성하는 단계와, 제1 층간 절연막을 식각하여 메모리 셀 영역상에 제1 비트 라인 컨택 홀을 형성하는 단계와, 제1 비트 라인 컨택 홀에 도전성 물질을 증착하여 제1 비트 라인 패드를 형성하는 단계와, 제1 층간 절연막 및 제1 비트 라인 패드상에 제2 층간 절연막을 형성하는 단계와, 제1 및 제2 층간 절연막의 일정 영역을 식각하여 셀 영역의 스토리지 컨택 홀 및 주변 회로 영역의 제2 비트 라인 컨택 홀을 형성하는 단계와, 스토리지 컨택 홀 및 제2 비트 라인 컨택 홀에 도전성 물질을 증착하여 스토리지 패드 및 제2 비트 � �인 패드를 각각 형성하는 단계를 포함하고, 이어서 비트 라인 및 스토리지 패드를 각각 순차적으로 형성한다.
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