公开(公告)号：KR100673012B1

公开(公告)日：2007-01-24

申请号：KR1020050081896

申请日：2005-09-02

Applicant: 삼성전자주식회사

Inventor： 송기환 ,  이종덕 ,  박병국 ,  정훈

IPC: H01L27/108 ,  H01L21/8242

CPC classification number: H01L27/10802 ,  H01L27/108 ,  H01L27/10844 ,  H01L27/10885 ,  H01L27/10891

Abstract: A DRAM(Dynamic Random Access Memory) device and a manufacturing method thereof are provided to improve the degree of integration by using effectively the area of a substrate using dual gate type vertical channel transistors. A DRAM device includes a semiconductor substrate(100) with a cell array region, pillar type active patterns, bit lines, word lines and a gate insulating layer. The active patterns are arranged within the cell array region of the substrate. The active pattern includes a source region, a drain region on the source region, a channel region between the source and drain regions. The bit lines are arranged on the active patterns. The bit lines are capable of connecting drain regions of the active patterns with each other in one direction. The word lines(195) are arranged between active patterns. The word lines cross the bit lines. The gate insulating layer(180) is interposed between the word lines and the active patterns.

Abstract translation: 提供DRAM（动态随机存取存储器）及其制造方法，以通过有效利用双栅型垂直沟道晶体管的衬底区域来提高积分度。 DRAM装置包括具有单元阵列区域的半导体衬底（100），柱状有源图案，位线，字线和栅极绝缘层。 有源图案被布置在基板的单元阵列区域内。 有源图案包括源极区域，源极区域上的漏极区域，源极区域和漏极区域之间的沟道区域。 位线布置在活动图案上。 位线能够将活动图案的漏极区域在一个方向上彼此连接。 字线（195）布置在活动图案之间。 字线穿过位线。 栅极绝缘层（180）插入在字线和有源图案之间。

公开(公告)号：KR100480645B1

公开(公告)日：2005-03-31

申请号：KR1020030020444

申请日：2003-04-01

Applicant: 삼성전자주식회사

Inventor： 이용규 ,  한정욱 ,  강성택 ,  이종덕 ,  박병국

IPC: H01L27/115

CPC classification number: H01L21/28282 ,  H01L29/66833 ,  H01L29/7923

Abstract: 역자기 정합 방식(reverse self-aligning process)을 이용한 트윈(twin)-ONO 형태의 SONOS 메모리 소자 제조 방법을 제공한다. 본 발명의 일 관점에 의한 제조 방법은, 포토 리소그래피(photo lithography)의 한계에 제한을 받지 않고 동시에 게이트 하단에 ONO 유전층이 역자기 정합 방식에 의해 물리적인 이격을 지닌 형태로 제작되는 방법을 제시한다. 역자기 정합 방식을 도입하기 위해서 버퍼층(buffer layer) 및 ONO 유전층의 폭을 설정하는 스페이서(spacer)들이 도입된다. 이에 따라, SONOS 메모리 소자의 프로그램 및 소거 시에 포획(trap)된 전하의 산포를 인위적으로 제한하여 소자 특성을 개선시키고, 동시에 프로그램/소거 후의 전하의 시간에 따른 확산을 인위적으로 제한하는 쌍둥이(Twin) 형태의 2-비트 SONOS 비휘발성 메모리 소자를 제조할 수 있다.

公开(公告)号：KR1020040043044A

公开(公告)日：2004-05-22

申请号：KR1020020071042

申请日：2002-11-15

Applicant: 삼성전자주식회사 ,  대한민국(서울대학교 총장)

Inventor： 김정우 ,  박병국 ,  이종덕 ,  이용규

IPC: H01L27/115

CPC classification number: H01L29/7926 ,  G11C11/5628 ,  H01L21/28282 ,  H01L29/66833 ,  H01L29/785 ,  H01L29/7923

Abstract: PURPOSE: A non-volatile SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) memory having a vertical channel, a manufacturing method thereof, and a program method are provided to be capable of improving the degree of integration. CONSTITUTION: A non-volatile SONOS memory having a vertical channel is provided with a substrate(101), the first insulating layer(103) deposited on the substrate, and a semiconductor layer(105) patterned into a predetermined type structure on the first insulating layer. At this time, the semiconductor layer includes a source and drain electrode spaced apart from each other. The non-volatile SONOS memory further includes the second insulating layer(107) between the source and drain electrode on the semiconductor layer, a memory layer(109) selectively deposited on the resultant structure, and a gate electrode(111) deposited on the memory layer for controlling the electron mobility of the memory layer. The memory layer includes an electron mobility channel and an electron storing layer.

Abstract translation: 目的：提供具有垂直通道的非易失性SONOS（硅氧化物 - 氮化物 - 氧化物 - 硅）存储器，其制造方法和程序方法，以能够提高集成度。 构成：具有垂直通道的非挥发性SONOS存储器设置有衬底（101），沉积在衬底上的第一绝缘层（103）和在第一绝缘层上图案化为预定类型结构的半导体层（105） 层。 此时，半导体层包括彼此间隔开的源极和漏极。 非易失性SONOS存储器还包括在半导体层上的源极和漏极之间的第二绝缘层（107），选择性地沉积在所得结构上的存储层（109）和沉积在存储器上的栅电极（111） 用于控制存储层的电子迁移率的层。 存储层包括电子迁移率通道和电子存储层。

公开(公告)号：KR1020010098183A

公开(公告)日：2001-11-08

申请号：KR1020000022933

申请日：2000-04-28

Applicant: 삼성전자주식회사

Inventor： 남인호 ,  박병국 ,  이종덕 ,  김영욱

IPC: H01L21/316

Abstract: 본 발명은 얇은 두께를 갖는 게이트 산화막 형성 방법에 관한 것이다. 게이트 산화막의 특성 개선을 위해 실리콘 기판에 질소 이온을 주입한다. 이후, 얇은 산화막을 형성하고 열처리 과정을 진행하여 기판 내부에 주입된 질소 이온들이 기판과 산화막의 계면에 모이도록 유도한다. 따라서, 게이트 산화막을 형성하기 위해 얇은 산화막을 추가 성장시키면 질소 이온에 의해 성장 속도가 저하되므로, 얇은 게이트 산화막을 형성할 수 있을 뿐만 아니라 두께 조절도 용이하게 할 수 있다. 또한, 열처리에 의해 질소 이온 주입시 발생된 기판 결함도 치유할 수 있다.

公开(公告)号：KR101994079B1

公开(公告)日：2019-09-30

申请号：KR1020120112505

申请日：2012-10-10

Applicant: 삼성전자주식회사 ,  서울대학교산학협력단

Inventor： 선민철 ,  박병국

IPC: H01L21/336 ,  H01L29/78

公开(公告)号：KR101893848B1

公开(公告)日：2018-10-04

申请号：KR1020110058623

申请日：2011-06-16

Applicant: 삼성전자주식회사 ,  서울대학교산학협력단

Inventor： 선민철 ,  박병국

IPC: H01L27/088 ,  H01L29/78 ,  H01L21/336

CPC classification number: H01L27/1104 ,  H01L21/823487 ,  H01L21/823885 ,  H01L27/092 ,  H01L29/7827

Abstract: 기판상에제1 수직트랜지스터(first vertical transistor) 및비-수직트랜지스터(non-vertical transistor)가배치된다. 상기제1 수직트랜지스터는상기기판상의제1 드레인영역, 제1 수직채널영역, 제1 소스영역, 및제1 게이트전극을갖는다. 상기비-수직트랜지스터는상기기판상의채널영역, 제2 게이트전극, 및비-수직드레인영역및 비-수직소스영역을갖는다. 상기제1 드레인영역, 상기비-수직드레인영역및 상기비-수직소스영역은동일레벨에형성된다. 상기비-수직드레인영역및 상기비-수직소스영역중 하나는상기제1 드레인영역에연속된다(in continuity with).

公开(公告)号：KR101398666B1

公开(公告)日：2014-05-28

申请号：KR1020070123002

申请日：2007-11-29

Applicant: 삼성전자주식회사

Inventor： 채수두 ,  김정우 ,  박찬진 ,  한정희 ,  박병국 ,  박일한

IPC: H01L27/115 ,  H01L21/8247

Abstract: 본 발명은 플래시 메모리 장치를 제공한다. 상기 장치는 제 1 도전형을 갖는 반도체 기판으로부터 돌출되어 일 방향으로 연장되는 반도체 핀, 상기 반도체 핀의 상부(upper portion) 및 상기 반도체 핀의 하부(lower portion)에 각각 제공되어 서로 수직으로 이격된 제 2 도전형의 제 1 도핑층 및 제 2 도핑층, 및 상기 일 방향과 교차하도록 상기 반도체 핀의 표면 상으로 연장하는 복수의 워드 라인들을 포함한다. 상기 반도체 핀과 상기 워드 라인들 사이에 터널 절연막, 전하저장막 및 블로킹 절연막이 개재한다. 상기 복수개의 워드 라인들은 상기 제 1 도핑층 및 상기 제 2 도핑층과 중첩되어, 상기 플래시 메모리 장치를 수직 채널을 갖도록 한다.
수직 채널, 반도체 핀, 플래시, 집적도, 셀프 부스팅

公开(公告)号：KR1020140046256A

公开(公告)日：2014-04-18

申请号：KR1020120112505

申请日：2012-10-10

Applicant: 삼성전자주식회사 ,  서울대학교산학협력단

Inventor： 선민철 ,  박병국

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/0673 ,  H01L21/02532 ,  H01L21/30604 ,  H01L21/308 ,  H01L29/42392 ,  H01L29/66545 ,  H01L29/66742 ,  H01L29/66795 ,  H01L29/7843 ,  H01L29/7848 ,  H01L29/785 ,  H01L29/78696

Abstract: A semiconductor device and a fabricating method thereof are provided. The method of fabricating the semiconductor device includes forming a first mask on a substrate, firstly etching the substrate using the first mask to form a first sidewall of a fin, forming a second mask which is different from the first mask on the substrate, secondly etching the substrate using the second mask to form a second sidewall of the fin.

Abstract translation: 提供了一种半导体器件及其制造方法。 制造半导体器件的方法包括在衬底上形成第一掩模，首先使用第一掩模蚀刻衬底以形成鳍的第一侧壁，形成与衬底上的第一掩模不同的第二掩模，其次蚀刻 所述基板使用所述第二掩模以形成所述翅片的第二侧壁。

公开(公告)号：KR100829556B1

公开(公告)日：2008-05-14

申请号：KR1020020029956

申请日：2002-05-29

Applicant: 삼성전자주식회사

Inventor： 박완준 ,  이택동 ,  박병국 ,  김태완 ,  송이헌 ,  박상진

IPC: G11C11/15

CPC classification number: H01L27/228 ,  B82Y10/00

Abstract: 본 발명은 자기저항 램 및 그의 제조방법에 관한 것이다. 본 발명은 반도체 기판 상에 제1게이트와 소스 및 드레인 정션으로 형성된 모스 트랜지스터와, 소스 정션에 연결된 하부전극과, 이 하부전극 상 면에 형성된 제1자성체막과, 제1자성체막 상에 형성되어 이 제1자성체막과 포텐셜 웰을 형성하도록 알루미늄(Al)과 하프늄(Hf)이 함유된 절연성의 배리어막와, 제2자성체막과 대응되어 배리어막의 상부에 형성된 제2자성체막과, 제2자성체막 상에 형성된 상부전극과, 하부전극과 게이트 사이에 개재되어 제1자성체막의 자성정보를 조정하는 제2게이트 및 제1게이트와 수직으로 교차하여 상부 전극과 연결된 비트라인을 포함한다.
이렇게 배리어막으로서 알루미늄 산화막(Al
2 O
3 )에 하프늄(Hf)이 첨가된 산화막을 적용함으로써, 배리어막의 특성이 개선되어 자기저항률(MAGNETIC RESISTANCE RATIO)가 향상되고 따라서, 자기저항 램의 정보저장 능력이 향상된다.

公开(公告)号：KR100642651B1

公开(公告)日：2006-11-10

申请号：KR1020050089345

申请日：2005-09-26

Applicant: 삼성전자주식회사

Inventor： 송기환 ,  이종덕 ,  박병국

IPC: H01L27/04

Abstract: An SCR(Silicon Controlled Rectifier) for an ESD(ElectroStatic Discharge) protection is provided to improve operation characteristics of the SCR by reducing trigger voltage using a lightly doped well adjacent to an emitter region and increasing holding voltage using at least one or more diodes. An SCR includes a substrate(30), a first well(31) in the substrate, a second well(32) spaced apart from the first well in the substrate, a first junction region(33) in the first well, a second junction region(34) spaced apart from the first junction region in the first well, a third junction region(35) between an upper surface of the substrate and the first well, a fourth junction region(36) between the upper surface of the substrate and the second well, a gate electrode(37) between the third and fourth junction regions on the substrate, and a fifth junction region(38) in the substrate. The second well is lightly doped well.

Abstract translation: 提供用于ESD（静电放电）保护的SCR（硅控整流器），通过使用与发射极区域相邻的轻掺杂阱减少触发电压并利用至少一个或多个二极管增加保持电压来改善SCR的操作特性。 SCR包括衬底（30），衬底中的第一阱（31），与衬底中的第一阱间隔开的第二阱（32），第一阱中的第一结区（33），第二结 与所述第一阱中的所述第一结区隔开的区域（34），所述衬底的上表面与所述第一阱之间的第三结区（35），所述衬底的所述上表面与所述第二阱之间的第四结区（36） 第二阱，衬底上的第三和第四结区之间的栅电极（37）以及衬底中的第五结区（38）。 第二口井是轻度掺杂的。