公开(公告)号：KR1020130007210A

公开(公告)日：2013-01-18

申请号：KR1020110064390

申请日：2011-06-30

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  정성헌

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L45/04 ,  H01L27/2481 ,  H01L45/1233 ,  H01L45/146 ,  H01L45/1691

Abstract: PURPOSE: A method for manufacturing a resistive memory device using sidewall and spacer processes and the resistive memory device manufactured by the same are provided to solve a distribution problem of an operational voltage by forming one protrusion part on a top electrode which is formed on a resistance change material spacer. CONSTITUTION: A semiconductor substrate(10) is prepared. A first insulation layer(20) is formed on the semiconductor substrate. A bottom electrode(32) is formed on the first insulation layer. An open window(52) surrounded with sidewalls is formed on the substrate. A resistance change material sidewall spacer(60) is formed on the sidewall of the open window. A top electrode(72) is formed on the resistance change material sidewall spacer.

Abstract translation: 目的：提供一种制造使用侧壁和间隔物工艺的电阻式存储器件及其制造的电阻性存储器件的方法，用于通过在形成在电阻上的顶部电极上形成一个突起部分来解决工作电压的分布问题 更换材料垫片。 构成：制备半导体衬底（10）。 第一绝缘层（20）形成在半导体衬底上。 底部电极（32）形成在第一绝缘层上。 在基板上形成有被侧壁包围的开放窗口（52）。 电阻改变材料侧壁间隔物（60）形成在开放窗口的侧壁上。 上电极（72）形成在电阻变化材料侧壁间隔物上。

公开(公告)号：KR101162197B1

公开(公告)日：2012-07-05

申请号：KR1020100056779

申请日：2010-06-15

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  윤장근

IPC: H01L21/8247 ,  H01L27/115

Abstract: 본 발명은 연결게이트가 함께 구비된 3차원 적층형 낸드 플래시 메모리 어레이 및 그 제조방법에 관한 것으로, 수직으로 적층된 복수개의 액티브라인들(비트라인들)을 'ㄴ' 형상으로 일측에 돌출시키고, 상기 'ㄴ' 형상의 절곡된 부위에는 연결게이트를 형성시키며, 상기 연결게이트 상에는 돌출된 동일층의 각 액티브라인을 감싸며 복수개의 층선택라인들을 형성시킴으로써, 상기 복수개의 층선택라인들 및 상기 연결게이트를 제어하면 용이하게 층간 구분이 가능하게 한 효과가 있다.

公开(公告)号：KR101160585B1

公开(公告)日：2012-06-28

申请号：KR1020100073924

申请日：2010-07-30

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  김상완

IPC: H01L29/78 ,  H01L21/336

Abstract: 본 발명은 트랜지스터 및 그 제조방법에 관한 것으로, 더욱 상세하게는 실리콘 기판 위에 탄소나노튜브(CNT)를 게이트로 이용하고 전기적으로 가상 소스/드레인을 형성함으로써, 상용 가능한 수 나노 미터의 채널 길이를 가지는 모스펫(MOSFET) 및 그 제조방법에 관한 것이다.

公开(公告)号：KR101147523B1

公开(公告)日：2012-05-21

申请号：KR1020100056777

申请日：2010-06-15

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  김가람

IPC: H01L27/108 ,  H01L21/8242

Abstract: 본 발명은 반도체 메모리 소자 및 이를 이용한 메모리 어레이에 관한 것으로, 더욱 상세하게는 커패시터 없이 하나의 트랜지스터로 스플릿게이트 구조를 갖는 1T 디램 소자 및 이를 이용한 디램 어레이에 관한 것이다.

公开(公告)号：KR1020120012049A

公开(公告)日：2012-02-09

申请号：KR1020100073919

申请日：2010-07-30

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  유경창 ,  오정훈

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L43/08 ,  G11C13/0004 ,  H01L27/222 ,  H01L43/12

Abstract: PURPOSE: A resistive memory device with a minimized upper electrode contact and a manufacturing method thereof are provided to arrange an upper electrode with a sidewall electrode and a sidewall contact part, thereby maximally reducing area touched with a resistance variable material layer. CONSTITUTION: A resistance variable layer(30) is arranged between a lower electrode(20) and an upper electrode(70). The upper electrode is formed along one side surface of a first insulating film. The first insulating film is arranged on one side of the upper part of the resistance variable layer. The upper electrode is comprised of a sidewall contact part(56) and a sidewall electrode(52) arranged on one lateral surface of the first insulating film. The sidewall contact part is arranged on the upper part of the first insulating film in order to be connected to the sidewall electrode.

Abstract translation: 目的：提供具有最小化的上电极接触的电阻式存储器件及其制造方法，以使具有侧壁电极和侧壁接触部分的上电极布置，从而最大限度地减少用电阻可变材料层触摸的面积。 构成：电阻变化层（30）设置在下电极（20）和上电极（70）之间。 上电极沿着第一绝缘膜的一个侧面形成。 第一绝缘膜布置在电阻变化层的上部的一侧。 上电极由布置在第一绝缘膜的一个侧表面上的侧壁接触部分（56）和侧壁电极（52）组成。 侧壁接触部分布置在第一绝缘膜的上部，以便连接到侧壁电极。

公开(公告)号：KR1020110136534A

公开(公告)日：2011-12-21

申请号：KR1020100056620

申请日：2010-06-15

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  이정한

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L21/28282 ,  H01L21/28141 ,  H01L21/28273 ,  H01L29/4234 ,  H01L29/66833 ,  H01L29/792

Abstract: PURPOSE: A single-electron transistor which includes a charge storage layer and a manufacturing method thereof are provided to inject an electron or hole in the charge storage layer equipped in an insulating layer of a control gate, thereby controlling an oscillation starting point of a device. CONSTITUTION: A source region(22) and drain region(24) are separately arranged with a fixed interval while placing a channel region between the source region and drain region. A control gate(40) is arranged on the channel region while placing a first gate insulating film(30) between the control gate and channel region. A charge storage layer(34) is included in the first gate insulating film. Two side gates(60) are arranged while placing a second gate insulating film(52) between the side gates. An insulating film sidewall(70) is arranged in both sides of the two side gates.

Abstract translation: 目的：提供一种包括电荷存储层的单电子晶体管及其制造方法，用于在装配在控制栅极的绝缘层中的电荷存储层中注入电子或空穴，从而控制器件的振荡起始点 。 构成：在源极区域和漏极区域之间放置沟道区域时，源极区域（22）和漏极区域（24）以固定的间隔分开布置。 控制栅极（40）布置在通道区域上，同时在控制栅极和沟道区域之间放置第一栅极绝缘膜（30）。 电荷存储层（34）包括在第一栅极绝缘膜中。 在侧门之间放置第二栅极绝缘膜（52）的同时布置有两个侧栅极（60）。 绝缘膜侧壁（70）布置在两个侧门的两侧。

公开(公告)号：KR101089659B1

公开(公告)日：2011-12-06

申请号：KR1020090049080

申请日：2009-06-03

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  김가람

IPC: H01L21/336 ,  H01L29/78

Abstract: 본 발명은 1T DRAM 메모리 셀 및 그 제조방법에 관한 것으로, 돌출된 바디를 형성하고 바디 일측에 적절한 하이 도핑을 함으로써, excess hole을 소스와 드레인으로부터 고립시켜 SRH recombination을 막을 수 있도록 하여, 1T DRAM이라도 종래보다 retention time을 2배 이상 향상시킬 수 있고, 높은 sensing margin의 확보는 물론 read 속도도 개선할 수 있게 된 효과가 있다.
돌출, 바디, 저장노드, 1T DRAM, 메모리 셀

公开(公告)号：KR1020110111599A

公开(公告)日：2011-10-12

申请号：KR1020100030748

申请日：2010-04-05

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  조성재 ,  심원보

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L27/11565 ,  H01L27/11578 ,  H01L21/28282 ,  H01L21/76205 ,  H01L27/0688

Abstract: 본 발명은 플래시 메모리 어레이와 그 제조방법에 관한 것으로, 더욱 상세하게는 반도체 기판에 복수개의 트렌치들을 형성하고, 각 트렌치에 바닥부터 절연막을 사이에 두고 도전성 물질을 반복 적층하여 차단 게이트 라인 및 복수개의 워드라인들을 형성함으로써, 차단 게이트 라인으로 각 워드라인이 2개의 메모리 셀을 구동할 수 있게 함은 물론 워드라인의 수직 적층으로 얼마든지 집적도를 높일 수 있고, 단결정 기판을 채널영역으로 사용하여 동작속도 및 셀간 전기적 특성의 균일도(uniformity)를 높일 수 있고, 공정비용을 획기적으로 줄일 수 있는 차단 게이트 라인을 갖는 3차원 스택 어레이 및 그 제조방법에 관한 것이다.

公开(公告)号：KR1020110111180A

公开(公告)日：2011-10-10

申请号：KR1020100030609

申请日：2010-04-02

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  윤장근

IPC: H01L21/8247 ,  H01L27/115 ,  H01L21/768

CPC classification number: H01L27/2463 ,  H01L21/76816 ,  H01L27/0688 ,  H01L27/10885 ,  H01L27/10891

Abstract: 본 발명은 낸드 플래시 메모리 어레이 및 그 동작방법에 관한 것으로, 더욱 상세하게는 적층 어레이 구조(STAR 구조)에 있어서 비트라인과 접지선택라인이 연결된 스타구조를 갖는 낸드 플래시 메모리 어레이 및 그 동작방법에 관한 것이다.

公开(公告)号：KR1020110023403A

公开(公告)日：2011-03-08

申请号：KR1020090081262

申请日：2009-08-31

Applicant: 에스케이하이닉스 주식회사 ,  서울대학교산학협력단

Inventor： 박지선 ,  차선용 ,  박병국 ,  김종필

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7833 ,  H01L29/4232 ,  H01L29/66583 ,  H01L29/7813

Abstract: PURPOSE: A method for manufacturing a semiconductor device is provided to prevent alignment errors of a gate region and a source region by horizontally forming a drain region and the source region using a spacer. CONSTITUTION: A device isolation layer(102) defining an active region is formed on a semiconductor substrate(100). A gate material layer comprised of a gate insulation layer(104) and a gate conductive layer is formed on the semiconductor substrate. One side of the active region is exposed by etching the gate material layer. An LDD(Lightly Doped Drain) region(114) is formed on the drain region of one side of the exposed active region. The other side of the active region is exposed and a gate is formed by etching the gate material layer. A source region(122) is formed on the other side of the exposed active region.

Abstract translation: 目的：提供一种用于制造半导体器件的方法，以通过使用间隔物水平形成漏极区域和源极区域来防止栅极区域和源极区域的对准误差。 构成：在半导体衬底（100）上形成限定有源区的器件隔离层（102）。 在半导体衬底上形成由栅极绝缘层（104）和栅极导电层构成的栅极材料层。 通过蚀刻栅极材料层来暴露有源区的一侧。 在暴露的有源区的一侧的漏极区域上形成LDD（轻掺杂漏极）区域（114）。 有源区的另一侧被暴露，并且通过蚀刻栅极材料层形成栅极。 源区域（122）形成在暴露的有源区域的另一侧上。