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公开(公告)号：KR1020130055423A
公开(公告)日：2013-05-28
申请号：KR1020110121167
申请日：2011-11-18
Applicant: 한국전자통신연구원
CPC classification number: G06Q10/06 , H04L41/0873
Abstract: PURPOSE: A QoS(Quality of Service) support device in middleware for a data distribution service and a method thereof are provided to preferentially process a QoS policy having higher priority by checking the compatibility and consistency of QoS policy sets and grouping QoS policies having correlations. CONSTITUTION: A QoS policy analyzing unit(300) extracts a QoS policy set related to publication and subscription set in DCPS(Data Centric Publish Subscribe) to analyze QoS policies. A QoS policy management unit(400) determines the consistency of the QoS policies of a data distribution service and negotiates for the QoS policies for the communication of the data distribution service. A QoS policy processing unit(500) processes the QoS policies of the data distribution service. The QoS policy management unit includes a QoS policy consistency checking unit determining the consistency of the QoS policies. [Reference numerals] (300) QoS policy analyzing unit; (420) QoS policy consistency inspection module; (440) QoS policy negotiation module; (460) QoS policy scheduling module; (520) Data processing module; (540) Resource allocation module; (560) Traffic processing module
Abstract translation: 目的：提供数据分发服务中间件中的QoS（Quality of Service，支持服务质量）支持设备及其方法，通过检查QoS策略集的兼容性和一致性以及对具有相关性的QoS策略进行分组，优先处理具有较高优先级的QoS策略。 构成：QoS策略分析单元（300）提取与DCPS（数据中心发布订阅）中的发布和订阅集相关的QoS策略集，以分析QoS策略。 QoS策略管理单元（400）确定数据分发服务的QoS策略的一致性，并协商用于数据分发服务的通信的QoS策略。 QoS策略处理单元（500）处理数据分发服务的QoS策略。 QoS策略管理单元包括确定QoS策略的一致性的QoS策略一致性检查单元。 （300）QoS策略分析单元; （420）QoS策略一致性检查模块; （440）QoS策略协商模块; （460）QoS策略调度模块; （520）数据处理模块; （540）资源分配模块; （560）流量处理模块
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公开(公告)号：KR100498233B1
公开(公告)日：2005-07-01
申请号：KR1020020066844
申请日：2002-10-31
Applicant: 한국전자통신연구원
IPC: G11C7/00
CPC classification number: G11C8/04
Abstract: 본원발명은 저속의 복수개 메모리를 이용하여 고속의 선입선출 동작을 수행하는 선입선출 메모리 회로는 표준 라이브러리 메모리를 이용한 선입선출 메모리 회로에 관한 것으로, N(N>1) 개의 동기식 듀얼 포트 메모리들로 구성된 메모리 블록과, N 개의 동기식 듀얼 포트 메모리들의 읽기 어드레스를 지정하는 단일 읽기 포인터와, N 개의 메모리들의 쓰기 어드레스를 지정하는 단일 쓰기 포인터와, 읽기/쓰기 어드레스에 따라 N 개의 메모리들 중에서 어느 하나의 메모리를 선택하고, 소스 클럭 신호를 n(n=N, n>1) 분주된 n 개의 읽기/쓰기 클럭 신호로 생성하며, 1/n 주기 차이를 갖는 n 개의 읽기/쓰기 클럭 신호를 상기 선택된 메모리부터 해당 메모리에 직접 분배하여 데이터를 입출력시키는 메모리 제어부를 포함한다.
이와 같이, 본 발명은 주문형 반도체 설계에 있어서 표준 라이브러리(standard cell library)를 이용하여 생성된 저속 메모리로 고속의 선입선출 메모리 구성이 가능하므로, 메모리와 일반 로직 회로의 속도 격차에 따른 선입선출 메모리의 비효율성을 제거하고, 간단하면서도 효율적인 제어회로를 통하여 설계시간의 단축과 공정/설계 변경에 따른 설계 비용을 최소화 할 수 있다.-
公开(公告)号：KR1020040041712A
公开(公告)日：2004-05-20
申请号：KR1020020069556
申请日：2002-11-11
Applicant: 한국전자통신연구원
CPC classification number: H04L1/0061 , H04L1/0045 , H04L49/90 , H04L49/9063
Abstract: PURPOSE: A data packet receiving apparatus and a method thereof are provided to utilize a network communication and bandwidth of an input/output channel to the maximum by smoothly processing high speed packet stream. CONSTITUTION: An inspection logic circuit and a multiplexer receive packet data word(S801). The multiplexer transfers the packet data word to input/output memory units and the inspection logic circuit analyzes the packet data word(S802). Upon analyzing the packet data word, if the packet data word is a header part, the inspection logic circuit performs a packet header processing process, if the packet data word is a data part, the inspection logic circuit performs a packet data and error correction code calculating process, and if it is an end part, the inspection logic circuit compares the calculated error correction code and an error correction code of the end of the packet(S803). It is determined whether an error has been discovered by the inspection logic circuit, and if an error has been discovered, the packet is discarded(S804). If no error has been discovered, an upper processing layer processes packet data words outputted from the input/output memory units(S805). The upper processing layer determines whether an error is discovered(S806). If an error is discovered, the packet is discarded(S807).
Abstract translation: 目的：提供一种数据分组接收装置及其方法，通过平滑处理高速分组流，最大限度地利用输入/输出信道的网络通信和带宽。 构成：检查逻辑电路和复用器接收分组数据字（S801）。 复用器将分组数据字传送到输入/输出存储单元，检查逻辑电路分析分组数据字（S802）。 分析分组数据字时，如果分组数据字是报头部分，则检查逻辑电路执行分组报头处理处理，如果分组数据字是数据部分，则检查逻辑电路执行分组数据和纠错码 计算处理，如果是结束部分，则检查逻辑电路将计算出的纠错码与分组结束的纠错码进行比较（S803）。 确定检查逻辑电路是否发现错误，如果发现错误，则丢弃该数据包（S804）。 如果没有发现错误，则上层处理层处理从输入/输出存储单元输出的分组数据字（S805）。 上层处理层确定是否发现错误（S806）。 如果发现错误，则丢弃该数据包（S807）。
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公开(公告)号：KR100347527B1
公开(公告)日：2002-08-03
申请号：KR1019990040564
申请日：1999-09-21
Applicant: 한국전자통신연구원
IPC: G06F15/16
Abstract: 본발명은단일광채널중재루프를이용한래이드시스템의구조에관한것으로, 데이터저장을위한디스크저장장치와, 상기디스크저장장치와연결되며, 상기디스크저장장치를관리하기위한래이드제어기로구성되는단일광채널중재루프를이용한래이드시스템의구조에있어서, 단일입출력명령에대하여상기디스크저장장치에기록된데이터를상기래이드제어기및 호스트컴퓨터에서동시에접근가능하도록, 상기디스크저장장치와상기래이드제어기및 상기래이드제어기와호스트컴퓨터는광채널중재루프에의해연결되어구성된단일광채널중재루프를이용한래이드시스템의구조가개시된다.
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公开(公告)号：KR100340686B1
公开(公告)日：2002-06-15
申请号：KR1020000054807
申请日：2000-09-19
Applicant: 한국전자통신연구원
IPC: G06F11/07
Abstract: 본 발명은 다중 호스트 컴퓨터와 독립 디스크 중복배열(RAID : Redundant Array of Inexpensive Disks, 이하 '레이드'라 함) 사이의 중복연결을 위한 장치에 관한 것으로, 레이드 제어기의 결함허용을 지원함과 동시에 성능을 높일 수 있는 다중 호스트 컴퓨터와 레이드 사이의 중복연결을 위한 장치를 제공하기 위하여, 다중 호스트 컴퓨터와 레이드 사이의 중복연결 장치에 있어서, 산업 표준 통신망을 통하여 연결된 복수의 호스트 컴퓨터들의 요구를 처리하고 결함허용 기능을 수행하기 위한 다수 개의 레이드 제어 수단; 상기 다수의 레이드 제어 수단과 상기 다수의 호스트 컴퓨터 사이를 연결하기 위한 다수 개의 연결 수단; 및 상기 각 다수의 레이드 제어 수단 내에 포함되어 상기 다수의 연결 수단을 통하여 상기 다수의 호스트 컴퓨터 및 상대 레이드 제어수단 내의 상대 망 정합 제어 수단과 직접 정보를 교환하는 다수 개의 망 정합 제어 수단을 포함하며, 레이드 시스템 등에 이용됨.
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Patent Agency Ranking
公开(公告)号：KR1020020022164A
公开(公告)日：2002-03-27
申请号：KR1020000054807
申请日：2000-09-19
Applicant: 한국전자통신연구원
IPC: G06F11/07
CPC classification number: G06F11/2092
Abstract: PURPOSE: A multi-connection device between a multiple host computer and RAID(Redundant Array of Inexpensive Disks) is provided to configure an error allowing function between two RAID controllers without a bandwidth drop by maintaining double bandwidth of single network at an error occurrence of RAID controller. CONSTITUTION: The device includes a plurality of RAID controllers(460,461) processing a request of a plurality of host computers(400,..,405) being connected through an industrial standard communication network and executing an error allowing function, a plurality of connection device(440,441) connecting between a plurality of RAID controllers and a plurality of host computers, and a plurality of network matching controller(470,471,480,481) being included in the RAID controller and directly exchanging information with the host computers and respective network matching controller of respective RAID controller through the connection devices.
Abstract translation: 目的：提供多台主机与RAID（廉价磁盘冗余阵列）之间的多连接设备，通过在RAID出现错误时维护单个网络的双倍带宽来配置两个RAID控制器之间的错误允许功能，而无需带宽降低 控制器。 构成：该设备包括多个RAID控制器（460,461），处理通过工业标准通信网络连接并执行错误允许功能的多个主机计算机（400，...，405）的请求;多个连接装置 （440,441），多个RAID控制器和多个主计算机之间连接的多个网络匹配控制器（470,471,480,481）包括在所述RAID控制器中并且直接与主机计算机和相应的RAID控制器的各个网络匹配控制器交换信息 通过连接设备。
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公开(公告)号：KR100263299B1
公开(公告)日：2000-08-01
申请号：KR1019970072066
申请日：1997-12-22
Applicant: 한국전자통신연구원
CPC classification number: G06F11/1076 , G06F12/0804 , G06F12/0866 , G06F2211/1009 , G06F2211/1059 , G06F2212/312
Abstract: PURPOSE: A high-speed destaging method using a parity engine is provided to minimize the affection of a response delay to total response performance, the delay being caused by the destaging, by using the blocks of a read cache, a write cache and a destaging cache in a cache memory. CONSTITUTION: After a read request is received from a host, the read cache block is checked(32). If a requested data does not exist in the read cache block, it is read from a disk to the read cache block(32a). When a write request is inputted, the write cache block and the destaging cache block are checked(33,35). If these blocks exist in the cache memory, the data received from a host is written in the blocks. If there is a data block allocatable to the write cache block in the cache memory(36), the data received from the host is written in the data block. If there is not the data block therein, one data block of the write cache block is moved to the destaging cache block(36a), so that one data block of the write cache block can be empty. Previous data and parity are read(36b), and thereby an intermediate parity is calculated(36c).
Abstract translation: 目的：提供一种使用奇偶校验引擎的高速降级方法，以最小化响应延迟对总响应性能的影响，延迟是通过使用读缓存的块，写高速缓存和降级 缓存在缓存中。 构成：从主机接收到读取请求后，检查读取的缓存块（32）。 如果读取缓存块中不存在所请求的数据，则从磁盘读取到读取高速缓存块（32a）。 当输入写入请求时，检查写入高速缓存块和时序缓存块（33,35）。 如果这些块存在于高速缓冲存储器中，则从主机接收的数据被写入块中。 如果存在可分配给高速缓存存储器（36）中的写高速缓存块的数据块，则从主机接收的数据被写入数据块。 如果其中没有数据块，则写入高速缓存块的一个数据块被移动到时序缓存块（36a），使得写入高速缓存块的一个数据块可以为空。 读取先前的数据和奇偶校验（36b），由此计算中间奇偶校验（36c）。
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公开(公告)号：KR1019990047097A
公开(公告)日：1999-07-05
申请号：KR1019970065333
申请日：1997-12-02
Applicant: 한국전자통신연구원
IPC: G06F15/167
Abstract: 본 발명은 입출력 성능을 향상시키기 위해 입출력 처리 노드에서 구동되는 고속 병렬 컴퓨터의 디스크 캐쉬 관리 방법에 관한 것이다.
본 발명인 마이크로 커널 기반의 운영체제(MISIX)는 기능적으로 서버화된 여러 종류의 관리자들이 상호 메시지 통신 방식으로 정합 한다. 사용자 파일을 관리하는 파일 관리자는 디스크 캐쉬 관리자에게 입출력 요청을 위한 메시지를 발행한다. 디스크 캐쉬 관리자는 캐슁 단위로서 라인과 블록으로 구성된 2 단계 캐쉬 관리 방법을 가진다. 라인은 물리적 장치로부터 입출력 수행시 가장 효과적인 단위로 구성되며, 블록은 운영체제 버퍼 캐쉬의 입출력 기본 단위로서 제공한다.
따라서 본 발명은 인접한 블록들을 디스크 캐쉬에 선반입하여 캐쉬 적중률을 높여주고, 캐쉬 실패에 따른 물리적 입출력에 따른 비용을 최소화하므로서 전체적인 성능을 향상하는 고속 병렬 컴퓨터의 디스크 캐쉬 관리 방법을 제시한다.-
公开(公告)号：KR1019990017089A
公开(公告)日：1999-03-15
申请号：KR1019970039859
申请日：1997-08-21
Applicant: 한국전자통신연구원
IPC: G06F15/16
Abstract: 본 발명은 멀티미디어 서버에 관한 것으로, 특히 멀티미디어 서버에서 고속의 데이터 전송을 위한 윈도우 메모리의 구조에 관한 것이다.
종래의 멀티미디어 서버에서 통신 처리 장치와 입출력 처리 장치간의 통신 속도의 차이를 해소하기 위하여 통신 처리 장치와 입출력 처리 장치간에 직접 연결 버스를 연결한 구조를 사용하고 있다. 그러나 이러한 구조는 대규모의 데이터와 사용자를 지원해야 하는 환경에서 병렬 처리나 다수의 사용자를 지원할 수 없으며 중앙 처리 장치가 주기억 장치, 통신 처리 장치 및 입출력 처리 장치간의 데이터 이동에 관여하여 대규모의 멀티미디어 데이터를 처리하기 어렵다.
상술한 문제점을 해결하기 위한 본 발명은 다수의 윈도우 방식의 공유 메모리를 중앙 처리 장치와 입출력 처리 장치, 통신 처리 장치간에 상호 공유하도록 하고, 하나의 처리 장치가 하나의 공유 메모리를 사용하는 경우 윈도우 메모리 제어기에서 다른 처리 장치가 메모리 사용상의 비지 응답을 받지 않게하여 세 개의 다른 처리기에서 공유 메모리를 사용할 수 있도록 한다.-
公开(公告)号：KR1019990015262A
公开(公告)日：1999-03-05
申请号：KR1019970037245
申请日：1997-08-04
Applicant: 한국전자통신연구원
IPC: H04L29/06
Abstract: HiPi+ 버스의 인터럽트 처리기는 지정 인터럽트와 중재 인터럽트를 처리하게 되고, 버스의 각 단계를 각각 1개의 독립된 상태로 정의하고, 각각의 상태를 제어할 수 있는 상태 제어기를 구현해야 한다. 상태는 모두 26개로 구성된다. 이러한 대규모의 상태를 단일 상태 제어기로 구현할 경우, 상당히 큰 규모의 상태 제어기가 되며, 각각의 상태에 따른 제어 신호 발생 회로 부분 까지 구성할 경우에는 제어기의 전체 규모가 방대해 지고, 각각의 상태 제어 레지스터의 논리 조합 입력 회로의 복잡도 증가로 인하여 ASIC을 제외한 FPGA 소자나 PLD 등의 소자를 사용하여 구현하고자 할 경우 불가능한 경우를 발생 시킨다. 따라서 기존의 상태 제어기를 두개 이상의 제어기로 구성하고, 구성된 제어기간의 상호 연결 신호를 설정하고, 각각의 상태 제어 레지스터 수를 축소하고, 각 상태 제어 레지스터의 논리 조합 입력 회로를 간단히 하여 소규모의 FPGA나 PLD 소자를 사용하여 대규모의 상태를 갖는 HiPi+버스의 인터럽트 처리기의 상태 제어기에 관한 것이다.
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