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公开(公告)号：KR101081452B1
公开(公告)日：2011-11-09
申请号：KR1020080034310
申请日：2008-04-14
Applicant: 한국전자통신연구원
CPC classification number: H03G3/3052 , H03G3/3042
Abstract: 본발명에따른통신시스템의자동이득제어방법은, 제 1 송수신기및 제 2 송수신기사이의통신거리를측정하는단계, 및상기측정된통신거리에따라상기제 1 및제 2 송수신기들각각의송수신단의이득값을제어하는단계를포함한다.
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公开(公告)号：KR1020100117339A
公开(公告)日：2010-11-03
申请号：KR1020090036029
申请日：2009-04-24
Applicant: 한국전자통신연구원
CPC classification number: H03L7/16 , H03L7/095 , H03L7/099 , H03L7/103 , H03L2207/50
Abstract: PURPOSE: A digital lock detection apparatus and a frequency synthesizer having the same are provided to detect the lock state in the digital PLL by using a simple delay circuit and a comparator circuit. CONSTITUTION: A comparison unit(210) is inputted with a plurality of control bits. The comparator outputs a bit signal including the bit information on the locking state of the control bits. A delay cell block(220) outputs one clock signal by combining one bit signal outputted from the comparator and a signal which is made by delaying the bit signal as much as the predetermined time.
Abstract translation: 目的：提供一种数字锁定检测装置和具有该锁定检测装置的频率合成器，以通过使用简单的延迟电路和比较器电路来检测数字PLL中的锁定状态。 构成：比较单元（210）输入多个控制位。 比较器输出包括关于控制位的锁定状态的位信息的位信号。 延迟单元块（220）通过组合从比较器输出的一位信号和通过将比特信号延迟多达预定时间而产生的信号来输出一个时钟信号。
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公开(公告)号：KR1020100062740A
公开(公告)日：2010-06-10
申请号：KR1020080121509
申请日：2008-12-02
Applicant: 한국전자통신연구원
IPC: H03F3/45
CPC classification number: H03F3/45183 , H03F3/45475 , H03F2203/45138
Abstract: PURPOSE: An operation transconductance amplifier for a filter designing of a vhf bandwidth is provided to gain an OTA property by using a base unit conversion cell of fewer comparing with existing Nauta OTA circuit structure. CONSTITUTION: A first and a second parallel inverters(21,22) are respectively inputted a first and a second input voltage through an input terminal. The input terminal and an output terminal of a first intersection feedback inverter(23) are respectively connected to the output terminal of the second parallel conversion cell and the output terminal of the first parallel conversion cell. The input terminal and the output terminal of a second intersection feedback inverter(24) are respectively connected to the output terminal of the first parallel conversion cell and the output terminal of the second parallel conversion cell. A transconductance and an outputting admittance of the first parallel inverter and the second parallel inverter are similar each other. The transconductance and the outputting admittance of the first intersection feedback inverter and the second intersection feedback inverter are similar each other.
Abstract translation: 目的：提供用于设计vhf带宽的滤波器的运算跨导放大器，通过使用与现有Nauta OTA电路结构相比较少的基本单元转换单元来获得OTA属性。 构成：第一和第二并联逆变器（21,22）分别通过输入端子输入第一和第二输入电压。 第一交叉反馈反相器（23）的输入端子和输出端子分别连接到第二并联变换单元的输出端子和第一并联变换单元的输出端子。 第二交叉反馈反相器（24）的输入端子和输出端子分别连接到第一并联变换单元的输出端子和第二并联变换单元的输出端子。 第一并联逆变器和第二并联逆变器的跨导和输出导纳彼此相似。 第一交叉反馈逆变器和第二交叉反馈逆变器的跨导和输出导纳彼此相似。
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公开(公告)号：KR100952424B1
公开(公告)日：2010-04-14
申请号：KR1020080043936
申请日：2008-05-13
Applicant: 한국전자통신연구원
IPC: H03B5/12
CPC classification number: H03B5/1228 , H03B5/1212 , H03B5/1243 , H03B5/1296
Abstract: 본 발명에 따른 차동 및 직교 전압 제어 발진기는, 전류 재사용 구조에 의해 저전력 구동이 가능하며, 트랜스포머를 통한 커플링에 의해 우수한 위상 잡음 특성을 갖는다. 그리고, 주파수 가변을 위한 가변 커패시턴스부가 성긴 튜닝용과 미세 튜닝용으로 나뉘어져 있으므로, 이에 따라 전압 발진 이득을 줄이면서 광대역 튜닝 범위를 얻을 수 있다. 또한, 저항을 통한 제어전압 분배에 의하여 각 가변 커패시턴스부가 전체 커패시턴스 영역에서 선형적으로 동작하도록 구성되어 있으므로, 이에 따라 선형적인 제어전압-발진 주파수 특성을 얻을 수 있다. 또한, 본 발명에 따른 직교 전압 제어 발진기는 스위칭 트랜지스터에 의한 전류 소모와 기판 손실 없이 우수한 위상 잡음 특성을 가지면서 4위상의 직교 신호를 출력할 수 있다.
트랜스포머, 직교, 센터탭, VCO, 버랙터, 발진-
公开(公告)号：KR100877688B1
公开(公告)日：2009-01-09
申请号：KR1020060066409
申请日：2006-07-14
Applicant: 한국전자통신연구원
CPC classification number: H03J3/185 , H03B5/1253 , H03B5/1265 , H03B5/1293 , H03B2200/0048 , H03B2200/005 , H03J7/045 , H03J2200/10 , H03J2200/36 , H03L7/099 , H03L2207/06
Abstract: 본 발명은 전압제어발진기(VCO) 및 이에 사용되는 가변 커패시턴스 모듈에 대한 것이다. VCO는 입력 제어 신호(전압 또는 전류)에 대하여 어떤 주파수를 출력하는 회로이다. VCO는 인덕터와 가변 커패시터 그리고 인덕터와 커패시터에서 발생하는 손실 에너지를 보상하는 액티브 소자로 구성이 되어있다. VCO의 주파수 가변은 인덕턴스나 커패시턴스를 가변함으로써 가능하다. 일반적으로는 가변 커패시터 소자(바랙터)를 두어 제어 전압에 의해 커패시턴스가 바뀜으로써 VCO의 주파수가 바뀌도록 한다. 이때 가변 커패시터로 사용하는 소자들은 대부분 제어 전압에 대하여 주파수 가변이 선형적이지 않다. 비선형적인 주파수 가변은 결국 어떤 제어 전압 범위에서 VCO의 이득이 크게 변하는 결과를 가져온다. VCO의 이득 변화는 결국 PLL을 구성하였을 경우 전체 Loop 이득의 변화를 가져오고 출력 신호의 위상 잡음 변화를 가져온다. 이에 본 발명에서는 가변 커패시터를 제어 전압에 대하여 선형적인 주파수 가변 특성을 갖도록 설계하여 VCO의 이득이 일정하도록 하였다.
본 발명의 가변 커패시턴스 모듈은, 인가 전압축상에서 서로 다른 선형 가변 영역을 가지는 다수개의 가변 커패시턴스 소자로 이루어지며, 상기 가변 커패시턴스 소자들의 일단은 공통으로 연결되어 제어 전압이 인가되며, 상기 가변 커패시턴스 소자들의 타단은 서로 다른 고정 전압이 인가되는 것을 특징으로 한다.
VCO, 발진기, 가변 커패시터, 바렉터, PLL-
Patent Agency Ranking
公开(公告)号：KR100869963B1
公开(公告)日：2008-11-24
申请号：KR1020070065523
申请日：2007-06-29
Applicant: 한국전자통신연구원
IPC: H03H11/42
Abstract: 본 발명은 VHF 대역의 고주파 필터를 위한 자이레이터에 관한 것으로, 특히 집적회로(IC) 공정에 의해 구현되는 Gm-C 필터에 사용되는 자이레이터에 관한 것이다. Nauta 트랜스컨덕터를 이용한 종래의 자이레이터에서는 입력단의 공통모드 신호가 출력단에 증폭이 되어 나타나는데 반하여 본 발명의 자이레이터를 적용할 경우 입력단의 공통모드 신호가 출력단에 전혀 나타나지 않게 효과적으로 제거할 수 있다. 그리고 기존의 자이레이터의 구조에 비해 적은 갯수의 셀을 사용하여 필터 전체의 주파수 특성이 요구하는 트랜스컨덕턴스값에 전혀 영향을 주지 않으면서 필터의 퀄리티 팩터만을 단독으로 제어하는 자이레이터를 구현함으로써 필터 특성을 효과적으로 개선할 수 있다.
능동필터, Gm-C 필터, Nauta-트랜스컨덕터, 자이레이터, 임피던스 인버터-
公开(公告)号：KR1020080052246A
公开(公告)日：2008-06-11
申请号：KR1020070059526
申请日：2007-06-18
Applicant: 한국전자통신연구원
IPC: H03F3/45
CPC classification number: H03F3/45183 , H03F3/45475 , H03F2203/45138
Abstract: A simplified Nauta operational transconductance amplifier is provided to efficiently improving a quality factor by independently controlling the quality factor irrespective of an influence on a transconductance for a frequency characteristic of a filter. A simplified Nauta operational transconductance amplifier includes a first parallel inverter(21), a second parallel inverter(22), a first cross feedback inverter(23), and a second cross feedback inverter(24). The first parallel inverter receives a first input voltage through an input terminal. The second parallel inverter receives a second input voltage through the input terminal. An input terminal of the first cross feedback inverter is coupled to an output terminal of the second parallel conversion cell. An output terminal of the first cross feedback inverter is coupled to an output terminal of the first parallel conversion cell. An input terminal of the second cross feedback inverter is coupled to the output terminal of the first parallel conversion cell. An output terminal of the second cross feedback inverter is coupled to the output terminal of the second parallel conversion cell.
Abstract translation: 提供简化的Nauta操作跨导放大器以通过独立地控制质量因素来有效地提高质量因子，而不管对于过滤器的频率特性的跨导的影响。 简化的Nauta操作跨导放大器包括第一并联逆变器（21），第二并联逆变器（22），第一交叉反馈逆变器（23）和第二交叉反馈逆变器（24）。 第一并联逆变器通过输入端接收第一输入电压。 第二并联逆变器通过输入端接收第二输入电压。 第一交叉反馈反相器的输入端子耦合到第二并联转换单元的输出端子。 第一交叉反馈反相器的输出端耦合到第一并行转换单元的输出端子。 第二交叉反馈逆变器的输入端子耦合到第一并联变换单元的输出端子。 第二交叉反馈反相器的输出端子耦合到第二并联变换单元的输出端子。
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公开(公告)号：KR1020080052227A
公开(公告)日：2008-06-11
申请号：KR1020070054593
申请日：2007-06-04
Applicant: 한국전자통신연구원
IPC: H03M9/00
CPC classification number: H03M9/00
Abstract: A multiplexer is provided to control the bit sequence of output data without a change of a wire simply in a parallel-to-serial converter by controlling the output sequence of data according to a selecting signal. A multiplexer controlling the output sequence of data comprises a 1-1 latch(210A) and a 1-2 latch(210B), a 2-1 latch(220A) and a 2-2 latch(220B), a first clock selector(230A) and a second clock selector(230B), and a data selector(250). The 1-1 latch and the 1-2 latch are connected in series, and latch first input data(D0) sequentially from a clock signal having a different logic value. The 2-1 latch and the 2-2 latch are connected in series, and latch second input data(D1) sequentially from a clock signal having a different logic value. The first clock selector and the second clock selector select a clock signal driving the 1-1 latch and the 2-1 latch according to a selecting signal. The data selector selects and outputs the first input data or the second input data latched in the 1-2 latch and the 2-2 latch.
Abstract translation: 提供多路复用器以通过根据选择信号控制数据的输出序列来简单地在并行到串行转换器中控制输出数据的位序列而不改变线。 控制数据输出序列的多路复用器包括1-1锁存器（210A）和1-2锁存器（210B），2-1锁存器（220A）和2-2锁存器（220B），第一时钟选择器 230A）和第二时钟选择器（230B）以及数据选择器（250）。 1-1锁存器和1-2锁存器串联连接，并从具有不同逻辑值的时钟信号顺序地锁存第一输入数据（D0）。 2-1锁存器和2-2锁存器串联连接，并从具有不同逻辑值的时钟信号顺序地锁存第二输入数据（D1）。 第一时钟选择器和第二时钟选择器根据选择信号选择驱动1-1锁存器和2-1锁存器的时钟信号。 数据选择器选择并输出锁存在1-2锁存器和2-2锁存器中的第一输入数据或第二输入数据。
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公开(公告)号：KR1020080051662A
公开(公告)日：2008-06-11
申请号：KR1020060123172
申请日：2006-12-06
Abstract: A high-speed clock and data recovery circuit using a quarter frequency clock of data speed, and a method thereof are provided to reduce the size of whole circuit while processing data at a high-speed by recovering a clock and data with the quarter frequency clock of data speed in a situation incapable of generating a high frequency clock. A PLL(Phase Locked Loop) circuit(100) generates a quarter frequency clock of reception data speed by receiving an external clock. A phase interpolation circuit(300) adjusts the phase of the clock output from the PLL circuit to sample the middle part of a received data signal according to a phase control signal received from a clock recovery circuit. A demultiplier circuit(500A,500B) demultiplies the received data signal into halves. The clock recovery circuit(700A,700B) generates the phase control signal for adjusting the phase of the clock by using the demultiplied data signal and the clock output from a phase interpolation circuit. A data determination circuit(900) outputs the middle part of the received data by using the clock adjusted by the clock recovery circuit and the phase interpolation circuit.
Abstract translation: 提供了使用数据速度的四分之一频率时钟的高速时钟和数据恢复电路及其方法，其方法是通过以四分之一频率时钟恢复时钟和数据来以高速处理数据来减小整个电路的尺寸 在不能产生高频时钟的情况下的数据速度。 PLL（锁相环）电路（100）通过接收外部时钟产生接收数据速度的四分之一频率时钟。 相位插值电路（300）根据从时钟恢复电路接收到的相位控制信号调整从PLL电路输出的时钟的相位，以对接收到的数据信号的中间部分进行采样。 分频电路（500A，500B）将接收到的数据信号分成两半。 时钟恢复电路（700A，700B）通过使用分频数据信号和从相位插值电路输出的时钟产生用于调整时钟相位的相位控制信号。 数据确定电路（900）通过使用由时钟恢复电路和相位插值电路调整的时钟来输出接收数据的中间部分。
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公开(公告)号：KR1020080030341A
公开(公告)日：2008-04-04
申请号：KR1020060096302
申请日：2006-09-29
Applicant: 한국전자통신연구원
IPC: H03B5/08
CPC classification number: H03B27/00
Abstract: A quadrature voltage controlled oscillator is provided to control a phase of oscillation clock of a resonance circuit by detecting a phase difference of two clocks with a phase detector and loop filter, so maintain high performance and facilitate integration. A quadrature voltage controlled oscillator includes two resonance circuits(310,320) and a phase control unit. The two resonance circuits have the same oscillation frequency. The phase control unit receives oscillation clocks of the two resonance circuits and controls an oscillation phase of at least one of the two resonance circuits according to a phase difference between the two oscillation clocks. The phase control unit outputs voltage of 0 when the phase difference of the inputted two oscillation clocks is 90 degrees, outputs positive(or negative) voltage corresponding to a different with 90 degrees when the phase difference is smaller than 90 degrees, and outputs negative(or positive) voltage corresponding to a difference with 90 degrees when the phase difference is larger than 90 degrees.
Abstract translation: 提供正交压控振荡器，通过用相位检测器和环路滤波器检测两个时钟的相位差来控制谐振电路的振荡时钟相位，从而保持高性能并便于集成。 正交压控振荡器包括两个谐振电路（310,320）和相位控制单元。 两个谐振电路具有相同的振荡频率。 相位控制单元接收两个谐振电路的振荡时钟，并根据两个振荡时钟之间的相位差控制两个谐振电路中的至少一个的振荡相位。 输入的两个振荡时钟的相位差为90度时，相位控制部输出0的电压，当相位差小于90度时，输出与90度不同的正（或负）电压，并输出负（ 或正）电压，当相位差大于90度时与90度的差值相对应。
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