公开(公告)号：KR1020050066046A

公开(公告)日：2005-06-30

申请号：KR1020030097244

申请日：2003-12-26

Applicant: 한국전자통신연구원

Inventor： 권종기 ,  박문양 ,  김종대 ,  송원철

IPC: H03K3/021

CPC classification number: H03F3/45928 ,  H03F3/45179 ,  H03F3/45475 ,  H03F2203/45212 ,  H03F2203/45482 ,  H03F2203/45484 ,  H03F2203/45508 ,  H03G7/001

Abstract: 온도 변화에 따른 이득을 보상할 수 있는 지수 함수 발생기 회로를 개시한다. 개시된 본 발명의 지수 함수 발생기 회로는, 외부 조정 전압 신호의 크기를 조절하는 조정 전압 조절부, 상기 조정 전압 조절부의 출력 신호에 의해 지수 함수 전류 및 전압을 발생하는 지수 함수 발생부, 상기 지수 함수 발생부에 기준 전압을 제공하는 기준 전압 발생부, 및 상기 조정 전압 발생부의 온도 변화에 따라 상기 조정 전압 조절부의 출력을 보상하는 온도 보상부를 포함한다.

公开(公告)号：KR1020010026538A

公开(公告)日：2001-04-06

申请号：KR1019990037893

申请日：1999-09-07

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 송원철 ,  정희범 ,  김귀동 ,  김성도

IPC: H03B5/12

Abstract: PURPOSE: A voltage-controlled oscillator having linear characteristic is provided to make a variation rate uniform without regard to a control voltage, so improve the characteristic of PLL. CONSTITUTION: The device includes a voltage-to-current converter(110) for converting an input control voltage into current, a current providing unit(120) for providing the converted current to an oscillator(130), and a voltage restricting unit(140) for restricting the voltage of the oscillator. The oscillator accepts the converted current to oscillate. The voltage-to-current converter has a buffer for compensating for a threshold voltage at the input port to operate normally from the initial operation state. The converter operates a transistor taking charge of conversion in a linear area to make a voltage/current conversion gain be linear.

Abstract translation: 目的：提供具有线性特性的压控振荡器，以使变化率均匀，而不考虑控制电压，从而提高PLL的特性。 构成：该装置包括用于将输入控制电压转换成电流的电压 - 电流转换器（110），用于将转换后的电流提供给振荡器（130）的电流提供单元（120）和电压限制单元（140） ）用于限制振荡器的电压。 振荡器接受转换的电流振荡。 电压 - 电流转换器具有用于补偿输入端口处的阈值电压以从初始操作状态正常工作的缓冲器。 转换器操作在线性区域中负责转换的晶体管，以使电压/电流转换增益为线性的。

公开(公告)号：KR100274154B1

公开(公告)日：2001-01-15

申请号：KR1019970050031

申请日：1997-09-30

Applicant: 주식회사 케이티 ,  한국전자통신연구원

Inventor： 정동열 ,  송원철 ,  조규형 ,  채상훈

IPC: H03K3/03

Abstract: PURPOSE: A delay cell for a high speed and low noise ring oscillator is provided to realize a high speed and low noise in a PLL circuit by a differential amplifier and a diode transistor. CONSTITUTION: A delay cell comprises a differential amplifier(50) and a voltage clamping circuit(40) connected to the differential amplifier. The differential amplifier amplifies a differential input to a pair of differential input transistors(51,52) according to adjustment of oscillation frequencies of a current flowing in a ring oscillator by adjusting currents flowing through PMOS and NMOS transistors(53,54,55) using control voltages(PBIAS,NBIAS) defined by a bias circuit, respectively. The voltage clamping circuit facilitates interfacing with other circuits at high frequencies by causing a predetermined number of diode transistors(41,42) not to be connected to either of power supply lines while limiting the outputs of the diode transistors within the range of power voltages.

Abstract translation: 目的：提供高速和低噪声环形振荡器的延迟单元，以通过差分放大器和二极管晶体管实现PLL电路中的高速和低噪声。 构成：延迟单元包括差分放大器（50）和连接到差分放大器的电压钳位电路（40）。 差分放大器根据通过调节流过PMOS和NMOS晶体管的电流（53,54,55）来调节在环形振荡器中流动的电流的振荡频率，将差分输入放大到一对差分输入晶体管（51,52） 分别由偏置电路定义的控制电压（PBIAS，NBIAS）。 电压钳位电路通过使预定数量的二极管晶体管（41,42）不连接到任一电源线，同时将二极管晶体管的输出限制在电源电压范围内，从而便于与高频率的其它电路接口。

公开(公告)号：KR100263300B1

公开(公告)日：2000-08-01

申请号：KR1019970047174

申请日：1997-09-12

Applicant: 한국전자통신연구원

Inventor： 권종기 ,  이종렬 ,  김욱 ,  김범섭 ,  김경수 ,  박찬홍 ,  오창준 ,  송규상 ,  송원철

IPC: H03J7/00

Abstract: PURPOSE: A tuning circuit in a filter is provided to secure an exact frequency locking property without affect by an external reference voltage value by adopting a frequency locked loop type. CONSTITUTION: A reference voltage supplying circuit(1) consists of two switches(SW1,SW2) respectively operated according to clock signals(pi 1,pi 2). An externally supplied reference voltage(Vref) is transferred to a transconductance control part(2) according to a switch operation of the switches(SW1,SW2). The transconductance control part(2) consists of a transconductor(Gm1), a switch(SW3) operated by the clock signal(pi 2), a capacitor(C) for charging and discharging. The transconductor(Gm1) converts a voltage(V1) from the reference voltage supplying part(1) into a current(i1) according to a tuning signal fed back from an output signal comparing and tuning signal generating circuit(4). The output current(i1) is converted into a voltage(Vo) through the capacitor(C) and the converted voltage is supplied to a sampling part(3). The sampling part(3) consists of a switch(SW4) operated by a clock signal(pi 3) and a capacitor(Cs). The sampling part(3) samples a voltage(Vcs) from the capacitor(Cs) to supply a signal of the same magnitude as the reference voltage to the circuit(4). The circuit(4) consists of two transconductors(Gm2,Gm3) and inverts the reference voltage from the reference voltage supplying part(1). The circuit(4) compares the inverted reference voltage with a signal from the sampling part(3) to generate a final tuning voltage(Vc).

Abstract translation: 目的：提供滤波器中的调谐电路，通过采用锁频环路类型来确保精确的频率锁定特性，而不受外部参考电压值的影响。 构成：参考电压供给电路（1）由分别根据时钟信号（pi 1，pi 2）操作的两个开关（SW1，SW2）组成。 外部提供的参考电压（Vref）根据开关（SW1，SW2）的开关操作被传送到跨导控制部分（2）。 跨导控制部分（2）由跨导体（Gm1），由时钟信号（pi 2）操作的开关（SW3），用于充电和放电的电容器（C））组成。 跨导体（Gm1）根据从输出信号比较和调谐信号生成电路（4）反馈的调谐信号，将基准电压供给部（1）的电压（V1）变换为电流（i1）。 输出电流（i1）通过电容器（C）转换为电压（Vo），转换后的电压被提供给取样部分（3）。 采样部分（3）包括由时钟信号（pi 3）和电容器（Cs）操作的开关（SW4）。 采样部分（3）从电容器（Cs）采样电压（Vcs），以向电路（4）提供与参考电压相同大小的信号。 电路（4）由两个跨导体（Gm2，Gm3）组成，并使参考电压供应部分（1）的参考电压反相。 电路（4）将反相参考电压与来自采样部分（3）的信号进行比较，以产生最终调谐电压（Vc）。

公开(公告)号：KR100258066B1

公开(公告)日：2000-06-01

申请号：KR1019970069496

申请日：1997-12-17

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 정희범 ,  김성도 ,  송원철 ,  김경수

IPC: G01R23/00

Abstract: PURPOSE: A clock frequency precision measuring apparatus is provided to output stable results even under unstable outputs of D-type flip-flops by using both of rising and falling edges of an input clock. CONSTITUTION: A reference signal edge detector(100) receives the reference signal(R128), an input clock(NCLK) and a reset signal(RSTB) to output edges, an RST_RNT and an EVL_NOW, and uses both of rising and falling edges of the input clock to constantly maintain precision and stability. An input signal detector(200) receives an external input clock, and receives the edges from the reference edge detector(100) to output the input clock to detect the absence of the input clock. A clock judging block(300) receives the input clock and the reset signal to generate a CKNG. The clock judging block(300) generates an output error signal '1' when at least one of the NOCLK and the CKNG is 1, and '0' when none of the NOCLK and the CKNG is 1.

Abstract translation: 目的：提供时钟频率精度测量装置，即使在D型触发器的不稳定输出下，通过使用输入时钟的上升沿和下降沿也能输出稳定的结果。 构成：参考信号边沿检测器（100）接收参考信号（R128），输入时钟（NCLK）和复位信号（RSTB）以输出边沿，RST_RNT和EVL_NOW，并且使用两个上升沿和下降沿 输入时钟不断保持精度和稳定性。 输入信号检测器（200）接收外部输入时钟，并从参考边缘检测器（100）接收边沿以输出输入时钟以检测输入时钟的不存在。 时钟判断块（300）接收输入时钟和复位信号以产生CKNG。 当NOCLK和CKNG中的至少一个为1时，时钟判断块（300）产生输出错误信号'1'，当NOCLK和CKNG都不为1时，时钟判断块（300）产生“0”。

公开(公告)号：KR100223027B1

公开(公告)日：1999-10-01

申请号：KR1019960065735

申请日：1996-12-14

Applicant: 한국전자통신연구원

Inventor： 유현규 ,  송원철 ,  유창식 ,  정기옥 ,  김원찬

IPC: H03L7/08

Abstract: 본 발명은 위상 검출장치에 관한 것으로, 지연 잠금루프(Delayed Locked Loop; DLL)를 사용한 위상검출기에 있어서, 다수의 자연셀로부터 출력되는 지연신호중 앞단의 지연셀, 중간단의 지연셀 및 뒷단의 지연셀로부터 출력되는 지연신호를 위상 검출기의 입력으로 하여, 이들 신호를 이용한 4상 상태 천이에 의해 전체 지연시간의 합이 입력 클럭의 정수배가 되는 경우를 구분할수 있게 함으로써, 고조파에 의한 고조파 잠금 현상을 방지할 수 있는 위상 검출장치가 개시된다.

公开(公告)号：KR1019990052176A

公开(公告)日：1999-07-05

申请号：KR1019970071625

申请日：1997-12-22

Applicant: 한국전자통신연구원

Inventor： 이종렬 ,  권종기 ,  오창준 ,  김욱 ,  송원철 ,  김경수

IPC: H04B1/40

Abstract: 본 발명은 이동 통신 주파수 합성기에서 빠른 동기 시간을 갖는 구간과 낮은 위상 잡음을 갖도록하기 위해 주파수 동기 상태를 검출하는 동기 검출회로에 관한 것으로서, 주파수 합성부에서 발생한 주파수 신호를 입력하여 지연시켜 출력하는 지연회로와, 상기 지연회로의 출력 신호를 반전시켜 출력하는 인버터와, 상기 인버터의 출력 신호와 주파수 합성부에서 발생한 주파수 신호를 입력하여 논리곱하여 출력하는 AND 게이트와, 기준 주파수 신호를 입력하여 상기 지연회로보다 1/2*D(D : 지연회로(201)의 지연시간)만큼 적은 지연시간으로 지연시켜 출력하는 1/2 지연회로와, 상기 1/2 지연회로의 출력 신호를 클럭 신호로 입력하고, 상기 AND 게이트의 출력 신호를 입력하여 지연시켜 출력하는 D 플립플롭과, 상기 D 플립플롭이 로직 하이 상태인지를 판별하� �� 전압을 생성하는 아날로그 적분 회로와, 상기 아날로그 적분 회로에서 생성한 전압에 위/아래 문턱 전압을 두어 잡음에 영향이 적은 최종 출력 디지털 로직을 발생시키는 히스테리시스 게이트(206)로 구성된 주파수 합성기용 동기 검출 방법 및 그 회로를 제공함으로써, 동기 검출기를 구현하는 게이트 수를 줄여 전력 소모를 감소시키고, 칩에서 차지하는 면적을 줄여 원가의 절감 및 통신회로에서 가장 중요한 잡음을 감소시켜, 통신용 칩에서 요구하는 저전력과 저잡음 특성에 적용할 수 있는 효과가 있다.

公开(公告)号：KR100198962B1

公开(公告)日：1999-06-15

申请号：KR1019960059034

申请日：1996-11-28

Applicant: 한국전자통신연구원

Inventor： 송원철 ,  유현규 ,  유창식 ,  정기욱 ,  김원찬

IPC: H03K3/03

Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
글리치가 없는 D 플립플롭회로.
2. 발명이 해결하려고 하는 기술적 과제
입력신호의 전환시에도 글리치가 발생하지 않도록 하고자 함.
3. 발명의 해결방법의 요지
입력되는 클럭의 제어를 받아 입력된 데이타 값을 반전시키는 입력데이타 래치수단과, 상기 래치수단의 출력 값과 입력되는 클럭의 제어를 받아 출력 데이타 값을 제어하는 제어 신호를 출력하는 수단, 및 상기 제어신호 출력수단의 제어에 의해 저장된 값을 출력하는 수단을 구비한 D 플립플롭회로에 있어서, 상기 래치수단의 출력값이 하이인 경우에 상기 제어신호 출력수단의 출력값에 영향을 미치지 않도록 채널을 차단하고, 상기 래치수단의 출력 값이 로우이고, 입력된 클럭이 로우이면 상기 제어신호 출력수단의 출력값을 하이로 변환시키기 위한 전압값을 제공하는 수단을 더 포함하여 이루어짐.
4. 발명의 중요한 용도
D 플립플롭회로.

公开(公告)号：KR100194624B1

公开(公告)日：1999-06-15

申请号：KR1019960061028

申请日：1996-12-02

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 채상훈 ,  정희범 ,  송원철

IPC: H03K23/00

CPC classification number: H04L7/0338

Abstract: 본 발명은 PLL의 전압제어발진기(VCO)에서 발생한 여러개의 클럭을 사용하여 외부에서 입력된 데이타를 리타이밍(retiming)하는 회로에 관한 것으로서, 종래의 일반적으로 데이타 리타이밍 회로가 대부분 디지털 논리회로에 의해 구성됨에 따라 회로가 복잡하고 이를 집적회로로 구현하기 위해 많은 수의 게이트가 필요했던 단점을 해결하기 위해, 본 발명은 다수개의 서로 다른 위상을 갖는 클럭을 발생하는 클럭발생부를 구비하여, 외부로 입력된 데이타를 상기 입력된 클럭에 따라 래칭하는 제1래치부와; 이 제1래치부에 래칭된 데이타의 논리상태를 결정하는 데이타 래치 상태 결정부와; 이 결정된 데이타와 상기 입력된 클럭을 NAND게이트 및 AND 게이트를 이용하여 논리연산하여 하나의 리타이밍 클럭을 선택하여 클럭선택부와; 상기 입력되는 데이타를 지연시키는 제1, 제2지연부와; 상기 제2지연부를 통해 출력된 데이타를 선택된 클럭에 따라 래칭하여 리타이밍시키는 제2래치부로 구성되어, 구조가 간단하고, 집적회로 제작시에도 게이트 수를 대폭 줄일 수 있는 것이다.

公开(公告)号：KR1019990025790A

公开(公告)日：1999-04-06

申请号：KR1019970047572

申请日：1997-09-18

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 정동열 ,  조규형 ,  채상훈 ,  송원철 ,  김경수

IPC: H03B5/00

Abstract: 본 발명은 발진 주파수가 높은 다중궤환 루프(Multiple Feedback Loop) 링발진기(Ring Oscillator)들과 그의 지연셀(Delay Cell)들에 관한 것이다. 이는 고속의 PLL의 VCO를 위한 새로운 구조의 링발진기와 이에 알맞는 고속 저잡음의 지연셀를 구현하는 데에 그 목적이 있다. 그 특징은 링발진기의 주 루프에 보조의 링 루프를 부가하여 각 지연셀의 유효 지연시간을 줄임으로써 고속의 동작이 가능하게 했으며, 지연셀에서는 출력 스윙을 제한하기 위해 전압 클램핑 회로를 부가하며, 전압 클램핑 회로의 다이오드 트랜지스터가 전원 혹은 접지로부터 분리되어 있어서 전원 민감도가 낮고, 지연셀 회로의 동작 중에도 지연셀로 공급되는 전류가 일정하게 유지되어 전원전류의 변화가 없어서 전원잡음을 발생시키지 않는다데에 있다. 결국, 잡음특성을 개선하는 효과가 있다.