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公开(公告)号：KR1019970012764A
公开(公告)日：1997-03-29
申请号：KR1019950025563
申请日：1995-08-19
Applicant: 삼성전자주식회사
Inventor： 박철성
IPC: G11C11/413
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公开(公告)号：KR1019960043522A
公开(公告)日：1996-12-23
申请号：KR1019950013263
申请日：1995-05-25
Applicant: 삼성전자주식회사
IPC: G11C5/14
Abstract: 1. 청구 범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 메모리 장치의 전원 안정화 회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
전원 변화에 대해 안정된 특성을 갖는 반도체 메모리 집적회로를 제공한다.
3. 발명의 해결방법의 요지
반도체 메모리에서 입력신호를 받아들이는 풀 트랜지스터의 소오스와 상기 소오스를 VDD전압으로 하고, 드레인을 출력으로 연결해서 입력신호를 받아들이는 상기 트랜지스터를 병렬로 구성한 반도체 메모리 장치를 포함한다.
4. 발명의 중요한 용도
반도체 메모리 장치에 적합하게 사용된다.-
公开(公告)号：KR1019960012728A
公开(公告)日：1996-04-20
申请号：KR1019940023618
申请日：1994-09-16
Applicant: 삼성전자주식회사
IPC: H03K19/20
Abstract: 본 발명은 엔모오스트랜지스터와 씨모오스트랜지스터와 바이폴라트랜지스터로 회로구성을 하여 저전압 및 고전압에서 안정되고도 고속의 동작특성을 구현하는 엔바이씨모오스 논리회로를 구현하는 것으로서, 본 발명은, 제1전원단자와, 제2전원단자와, 소정의 입력신호가 공급되는 입력노드와, 입력노드에 공급된 입력신호의 전압레벨에 응답하여 동작하는 풀엎제어부와, 입력노드에 공급된 입력신호의 전압레벨에 응답하여 동작하는 풀다운제어부와, 제1전원단자와 출력노드와의 사이에 형성되고 풀엎제어부의 출력신호에 응답하여 스위칭동작하는 풀엎용 바이폴라트랜지스터와, 제2전원단자와 출력노드와의 사이에 형성되고 풀다운제어부의 출력신호에 응답하여 스위칭동작하는 풀다운 바이폴라트랜지스터와, 출력노드와 제2전원단자와의 사이 에 형성되고 입력노드에 걸리는 입력신호에 응답하여 스위칭동작하는 풀다운용 엔모오스트랜지스터를 구비하는 엔바이씨모오스 논리회로를 개시하고 있다.
이와 같은 본 발명에 의한 엔바이씨모오스 논리회로는, 바이씨모오스 논리회로의 출력단에 입력신호에 직접으로 제어되는 엔모오스트랜지스터를 구비함에 의해, 고속의 스위칭과 높은 구동능력 및 이상적인 출력로우레벨을 얻을 수 있는 장점이 있다. 그리고 온도의 변화에 따른 상호 보완적인 출력레벨을 얻을 수 있는 효과도 있다.-
公开(公告)号：KR102171261B1
公开(公告)日：2020-10-28
申请号：KR1020130165884
申请日：2013-12-27
Applicant: 삼성전자주식회사
IPC: G11C11/4074 , G11C11/4091
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公开(公告)号：KR1020170056071A
公开(公告)日：2017-05-23
申请号：KR1020150158942
申请日：2015-11-12
Applicant: 삼성전자주식회사
IPC: H01L25/065 , H01L23/488 , H01L23/48 , H01L23/495
CPC classification number: H01L25/18 , H01L24/17 , H01L24/73 , H01L25/0652 , H01L25/0657 , H01L2224/0401 , H01L2224/16145 , H01L2224/16227 , H01L2224/1703 , H01L2224/17181 , H01L2224/32145 , H01L2224/32225 , H01L2224/73253 , H01L2225/06513 , H01L2225/06517 , H01L2225/06527 , H01L2225/06558 , H01L2225/06562 , H01L2225/06568 , H01L2225/06589 , H01L2924/1431 , H01L2924/1434 , H01L2924/15311
Abstract: 본발명의실시예에따라반도체패키지를제공한다. 반도체패키지는기판상에실장된로직칩, 상기로직칩 상에배치되고제 1 활성면을가지는적어도하나의제 1 메모리칩 및상기제 1 메모리칩 상에오프셋구조로배치되고, 제 2 활성면을가지는적어도하나의제 2 메모리칩을포함하고, 상기제 1 활성면과상기제 2 활성면은서로마주보도록배치되어제 1 솔더범프를통해전기적으로연결된다.
Abstract translation: 根据本发明的实施例提供了一种半导体封装。 一种半导体封装，包括安装在衬底上的逻辑芯片，布置在所述逻辑芯片上并具有第一有源表面的至少一个第一存储器芯片以及布置在所述第一存储器芯片上的偏移结构中的第二有源芯片， 第一有源表面和第二有源表面设置为彼此面对并且通过第一焊料凸块电连接。
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Patent Agency Ranking
公开(公告)号：KR1020150077052A
公开(公告)日：2015-07-07
申请号：KR1020130165884
申请日：2013-12-27
Applicant: 삼성전자주식회사
IPC: G11C11/4074 , G11C11/4091
CPC classification number: G11C8/08 , G11C5/147 , G11C8/10 , G11C8/12 , G11C11/4074 , G11C11/4085 , G11C11/4091
Abstract: 본발명은다수의전압발생부들을갖는메모리장치에대하여개시된다. 메모리장치는, 제1 전원전압에기초하여제1 내부전원전압을생성하는제1 전압발생부와, 제1 전원전압보다낮은제2 전원전압에기초하여제2 내부전원전압을생성하는제2 전압발생부를포함한다. 제1 내부전원전압은메모리셀 어레이를포함하는코어블락내 비트라인센스앰프의구동전압으로이용되고, 제1 내부전원전압보다낮은제2 내부전원전압은코어블락이외의주변회로블락의구동전압으로이용된다.
Abstract translation: 在本发明中，公开了一种具有电压发生器的存储器件。 存储器件包括：第一电压发生器，其基于第一电源电压产生第一内部电源电压;以及第二电压发生器，其基于低于第一电源电压的第二电源电压产生第二内部电源电压。 第一内部电源电压被用作包括存储单元阵列的核心块中的位线读出放大器的驱动电压。 低于第一内部电源电压的第二内部电源电压被用作除核心块之外的外围电路块的驱动电压。
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公开(公告)号：KR1020140131851A
公开(公告)日：2014-11-14
申请号：KR1020130119651
申请日：2013-10-08
Applicant: 삼성전자주식회사
IPC: G11C29/42
CPC classification number: G11C29/42 , G06F11/1048 , G11C29/1201
Abstract: 반도체 메모리 장치는 메모리 셀 어레이, 에러 정정 회로 및 입출력 게이팅 회로를 포함한다. 상기 에러 정정 회로는 복수의 단위 데이터들을 구비하는 제1 메인 데이터를 수신하고, 상기 제1 메인 데이터와 상기 메모리 셀 어레이에 기저장된 초기 데이터에 기초하여 제2 메인 데이터와 패리티 데이터를 생성하고, 상기 제2 메인 데이터와 상기 패리티 데이터를 구비하는 코드 워드를 제공한다. 상기 입출력 게이팅 회로는 상기 제2 메인 데이터의 일부를 상기 메모리 셀 어레이에 기입하는 부분 갱신 동작을 수행하는 경우, 상기 제2 메인 데이터 중 상기 메모리 셀 어레이에 기입되지 않을 단위 데이터에 대하여는 상기 초기 데이터를 독출하여 상기 에러 정정 회로에 제공하고 상기 에러 정정 회로에서 정정된 초기 데이터를 제공받아 상기 메모리 셀 어레이에 재기입한다.
Abstract translation: 半导体存储器件包括存储单元阵列，纠错电路和输入/输出（I / O）门控电路。 误差校正电路接收包括多个单位数据的第一主数据，并根据预先存储在存储单元阵列中的第一主数据和初始数据生成第二主数据和奇偶校验数据，并提供包括第二主数据 主数据和奇偶校验数据。 I / O门控电路读取第二主数据中不写入存储单元阵列的单元数据的初始数据，并将读取的初始数据提供给纠错电路，并接收由误差校正的初始数据 当执行在存储单元阵列中写入部分第二主数据的部分更新操作时，将修正电路重新写入存储单元阵列中接收到的初始数据。
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公开(公告)号：KR1020140131849A
公开(公告)日：2014-11-14
申请号：KR1020130083251
申请日：2013-07-16
Applicant: 삼성전자주식회사
IPC: G11C7/10
CPC classification number: G11C7/1006 , G06F13/1668 , G11C7/1078
Abstract: 반도체 메모리 장치는 메모리 셀 어레이, 데이터 반전/마스크 인터페이스 및 기입 회로를 포함한다. 상기 데이터 반전/마스크 인터페이스는 복수의 단위 데이터들을 구비하는 데이터 블록을 수신하고, 상기 단위 데이터의 제1 데이터 크기보다 작은 제2 데이터 크기에 포함되는 제1 데이터 비트들의 수에 기초하여 상기 단위 데이터들 각각에 대한 데이터 마스크 신호를 선택적으로 활성화시킨다. 상기 기입 회로는 상기 데이터 블록을 수신하고 상기 데이터 마스크 신호에 응답하여 상기 단위 데이터들 각각을 선택적으로 상기 메모리 셀 어레이에 기입하는 마스크된 기입 동작을 수행한다.
Abstract translation: 半导体存储器件包括存储单元阵列，数据反转/掩模接口和写入电路。 数据反转/掩模接口接收包括多个单元数据的数据块，并且数据反转/掩码接口基于第二数据位中的第一数据位的数目，选择性地启用与多个单元数据中的每一个相关联的每个数据掩码信号 每个单位数据的数据大小。 第二数据大小小于单位数据的第一数据大小。 写入电路接收数据块并执行屏蔽写入操作，其响应于数据掩码信号选择性地将多个单元数据中的每一个写入存储单元阵列。
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公开(公告)号：KR1020140099689A
公开(公告)日：2014-08-13
申请号：KR1020130012407
申请日：2013-02-04
Applicant: 삼성전자주식회사
IPC: G11C29/42
CPC classification number: G06F11/1048 , G06F11/16 , G11C11/005 , G11C11/40 , G11C11/4076 , G11C29/42 , G11C29/4401 , G11C29/785 , G11C2029/0409 , G11C2029/0411 , G11C2029/1202 , G11C2029/1204
Abstract: A semiconductor memory device having a non-volatile memory cell array which corrects errors using an error correction circuit is disclosed. The semiconductor memory device comprises a DRAM cell array; a parity generator; a non-volatile memory cell array; and an error correction circuit. The parity generator generates a first parity having at least one bit based on input data. The input data and the first parity are saved in the non-volatile memory cell array. The error correction circuit generates error data based on both first data corresponding to the input data and a second parity corresponding to the first parity, and corrects the first data based on the error data. Therefore, the semiconductor memory device has the same size as a small semiconductor chip.
Abstract translation: 公开了一种具有使用纠错电路校正错误的非易失性存储单元阵列的半导体存储器件。 半导体存储器件包括DRAM单元阵列; 奇偶生成器 非易失性存储单元阵列; 和纠错电路。 奇偶校验发生器基于输入数据产生具有至少一个位的第一奇偶校验。 输入数据和第一奇偶校验被保存在非易失性存储单元阵列中。 误差校正电路基于对应于输入数据的第一数据和对应于第一奇偶校验的第二奇偶校验生成误差数据，并根据误差数据校正第一数据。 因此，半导体存储器件具有与小半导体芯片相同的尺寸。
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公开(公告)号：KR1020120132278A
公开(公告)日：2012-12-05
申请号：KR1020110092219
申请日：2011-09-09
Applicant: 삼성전자주식회사
CPC classification number: G06F3/061 , G06F3/0659 , G06F3/0688 , G11C7/10 , G11C8/10 , G11C11/56 , G11C11/5607 , G11C11/5621 , G11C11/565 , G11C11/5678 , G11C11/5685 , G11C2211/5641 , G11C2213/71
Abstract: PURPOSE: A memory chip, a memory system, and a method for accessing the memory chip are provided to implement the optimum storage capacity by including sub storage units with different storage capacities in one memory chip. CONSTITUTION: A storage unit(STU) forms a storage region with a preset capacity between a first standard capacity and a second standard capacity. The second standard capacity is twice larger than the first standard capacity. A control unit(COU) controls data writing and reading operations in the storage unit. A storage unit includes a first sub storage unit and a second sub storage unit. The first sub storage unit is activated in response to a first selection signal and has a third standard capacity. A second sub storage unit is activated in response to a second selection signal and has a fourth standard capacity. [Reference numerals] (COU) Control unit; (STU) Storage unit(2^n
Abstract translation: 目的：提供一种存储器芯片，存储器系统和用于访问存储器芯片的方法，以通过在一个存储器芯片中包括具有不同存储容量的子存储单元来实现最佳存储容量。 构成：存储单元（STU）形成具有在第一标准容量和第二标准容量之间的预设容量的存储区域。 第二标准容量是第一标准容量的两倍。 控制单元（COU）控制存储单元中的数据写入和读取操作。 存储单元包括第一子存储单元和第二子存储单元。 第一子存储单元响应于第一选择信号被激活并且具有第三标准容量。 第二子存储单元响应于第二选择信号被激活并且具有第四标准容量。 （附图标记）（COU）控制单元; （STU）存储单元（2 ^ n
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