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81.发明公开동기식 반도체 메모리 장치의 지연 동기 루프 회로 및동기식 반도체 메모리 장치의 데이터 핀에 연결된 부하의정보를 생성하는 방법 有权同步半导体存储器件的延迟锁定环路电路和产生与同步半导体存储器件的数据引脚相连的负载信息的方法
公开(公告)号：KR1020060082498A
公开(公告)日：2006-07-19
申请号：KR1020050002874
申请日：2005-01-12
Applicant: 삼성전자주식회사
IPC: G11C11/40
CPC classification number: H03L7/0812 , G11C11/4076 , G11C7/222 , H03L7/0814 , H03L7/0816
Abstract: A delay locked loop (DLL) circuit for a synchronous semiconductor memory device which can control a delay time of a feedback loop within the DLL circuit according to the magnitude of an external load, and a method of generating information about a load connected to a data pin of a synchronous semiconductor memory device are provided. The DLL circuit includes a replica output driver delaying an internal clock signal by a first delay time to output a first internal clock signal, the first delay time is a delay time of the internal clock signal which is generated by an output driver when a first load of a first magnitude is connected to an output terminal of the output driver, and a transfer/delay circuit transferring the first delay internal clock signal to a phase detector as a second delay internal clock signal when the first load is connected to the output terminal, and outputting the second delay internal clock signal to the phase detector by delaying the first delay internal clock signal by a second delay time, the second delay time is a delay time of the internal clock signal which is generated by the output driver when a second load of a second magnitude, which is larger than the first magnitude, is connected to the output terminal.
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公开(公告)号：KR100583951B1
公开(公告)日：2006-05-26
申请号：KR1020030047399
申请日：2003-07-11
Applicant: 삼성전자주식회사
IPC: G11C7/00
CPC classification number: G06F13/1689 , G11C7/1051 , G11C7/1066 , G11C7/1078 , G11C7/1093 , G11C7/22 , G11C2207/2254
Abstract: 본 발명은 메모리 시스템 및 이 시스템의 타이밍 조절 방법을 공개한다. 이 시스템은 패턴 데이터를 발생하는 패턴 데이터 발생회로를 각각 구비하고, 명령 신호가 공통으로 인가되고, 해당하는 데이터가 각각 인가되는 복수개의 메모리들을 탑재한 적어도 하나이상의 메모리 모듈, 및 복수개의 메모리들로 명령 신호, 및 해당하는 데이터를 각각 인가하고, 타이밍 조절 동작시에 메모리 모듈로 패턴 데이터 발생 명령을 인가하고, 복수개의 메모리들 각각으로부터 출력되는 패턴 데이터를 이용하여 복수개의 메모리들 각각의 데이터 도착 시간 차(위상 차)를 계산하고, 계산된 데이터 도착 시간 차(위상 차)를 이용하여 데이터를 입출력하는 메모리 제어부로 구성되어 있다. 따라서, 메모리 제어부와 메모리들사이에 안정적인 데이터의 전송이 가능하다.
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公开(公告)号：KR100541548B1
公开(公告)日：2006-01-11
申请号：KR1020030062863
申请日：2003-09-08
Applicant: 삼성전자주식회사
IPC: H03K5/1252
CPC classification number: H04B15/02 , G06F1/08 , H03K5/133 , H03K5/156 , H03K2005/00071 , H04B2215/067
Abstract: 본 발명은 대역 확산 클럭 발생회로 및 방법을 공개한다. 이 회로는 고정 클럭신호를 입력하고 코드에 응답하여 고정 클럭신호의 지연 시간을 최소 지연 시간으로부터 최대 지연 시간으로 증가하고 최대 지연시간으로부터 최소 지연 시간으로 감소하는 것을 반복적으로 수행함에 의해서 대역 확산 클럭신호를 발생하는 지연회로, 고정 클럭신호를 분주하여 분주된 클럭신호를 발생하고, 분주된 클럭신호에 응답하여 어드레스 신호를 발생하는 제어회로, 및 어드레스 신호에 해당하는 코드를 저장하는 코드 저장부로 구성되어 있다. 본 발명의 대역 확산 클럭 발생회로는 대역 확산 클럭신호의 주기가 이상적인 주기 변화를 가지도록 미세하고 정확하게 조절하는 것이 가능하다.
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公开(公告)号：KR100532432B1
公开(公告)日：2005-11-30
申请号：KR1020030028175
申请日：2003-05-02
Applicant: 삼성전자주식회사
IPC: G06F12/00
CPC classification number: G06F13/1673
Abstract: 커맨드 신호와 어드레스 신호의 고속 전송이 가능한 메모리 시스템이 개시된다. 상기 기술적 과제를 달성하기 위한 본 발명에 따른 메모리 시스템은 메인보드 및 상기 메인보드에 직접 연결되는 복수개의 메모리 장치들을 각각 구비하는 n(n은 자연수)개의 메모리 랭크들을 구비한다. 상기 n 개의 메모리 랭크들은 각각 상기 메모리 장치들로 제 1 신호를 고속으로 전송하기 위한 제 1 버퍼부를 구비하는 것을 특징으로 한다. 상기 제 1 신호는 커맨드 신호 및 어드레스 신호이고 상기 제 1 버퍼부는 상기 제 1 신호를 수신하는 레지스터를 구비한다. 상기 제 1 버퍼부는 클럭 신호를 수신하는 위상 동기 루프를 더 구비하는 것을 특징으로 한다. 본 발명에 따른 메모리 시스템은 메인보드에 메모리 장치를 직접 연결하고 메모리 장치를 제어하는 버퍼부를 둠으로써 스터브에 의한 메모리 시스템의 동작 속도의 저하를 방지할 수 있는 장점이 있다.
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85.发明授权
公开(公告)号：KR100486256B1
公开(公告)日：2005-05-03
申请号：KR1020020053327
申请日：2002-09-04
Applicant: 삼성전자주식회사
IPC: G11C11/40
CPC classification number: H03K5/1565 , G11C7/22 , G11C7/222
Abstract: 듀티사이클 보정회로를 구비하는 반도체 메모리 장치 및 상기 반도체 메모리 장치에서 클럭신호를 보간하는 회로가 개시된다. 본 발명에 따른 반도체 메모리 장치는 외부클럭을 수신하여 상기 외부클럭의 듀티 사이클을 보정하여 출력하는 듀티사이클 보정회로를 구비하며, 상기 듀티 사이클 보정회로는 상기 외부클럭을 수신하여 상기 외부클럭을 상기 외부클럭을 반전시킨 반전된 외부클럭에 동기시켜 출력하는 제 1지연동기루프; 상기 반전된 외부클럭을 수신하여 상기 반전된 외부클럭을 상기 외부클럭에 동기시켜 출력하는 제 2지연동기루프; 상기 제 1지연동기루프의 출력신호를 반전하여 출력하는 반전회로; 상기 반전회로의 출력신호와 상기 제 2지연동기루프의 출력신호를 보간하여 출력하는 보간회로; 및, 상기 외부클럭의 클럭주파수 정보에 응답하여 상기 보간회로를 제어하는 제어회로를 구비하며, 상기 보간회로는 상기 제어회로의 출력신호에 응답하여 제어되는 것을 특징으로 한다. 본 발명에 따른 반도체 메모리 장치에 따르면, 외부클럭의 클럭주파수 또는 반도체 메모리 장치의 카스 레이턴시에 따라서 반도체 메모리 장치의 듀티사이클을 정확하게 보정할 수 있다.
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Patent Agency Ranking
公开(公告)号：KR1020040094181A
公开(公告)日：2004-11-09
申请号：KR1020030028175
申请日：2003-05-02
Applicant: 삼성전자주식회사
IPC: G06F12/00
CPC classification number: G06F13/1673
Abstract: PURPOSE: A memory system to fast transfer a command signal and an address signal is provided to prevent reduction of speed for operating the memory system due to stub by directly connecting a memory device to a mainboard and installing a buffer for controlling the memory device. CONSTITUTION: The memory system comprises the mainboard(MB) and memory banks(MR1-MRn) respectively equipped with the memory devices directly connecting to the mainboard. The memory banks are respectively equipped with the first buffers(BFR1-BRFn) applying the first signal by buffering the first signal. The first signal is the command signal and the address signal. The first buffer is equipped with a register receiving the first signal, and a synchronizer receiving a clock signal and generating an internal clock signal synchronized with the clock signal.
Abstract translation: 目的：提供快速传送命令信号和地址信号的存储系统，以防止通过将存储器件直接连接到主板并安装用于控制存储器件的缓冲器来降低由于存根而导致存储器系统操作的速度。 构成：存储系统包括分别配备直接连接到主板的存储设备的主板（MB）和存储体（MR1-MRn）。 存储体分别配备有通过缓冲第一信号施加第一信号的第一缓冲器（BFR1-BRFn）。 第一个信号是命令信号和地址信号。 第一缓冲器配备有接收第一信号的寄存器，以及接收时钟信号并产生与时钟信号同步的内部时钟信号的同步器。
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公开(公告)号：KR1020040021478A
公开(公告)日：2004-03-10
申请号：KR1020020053327
申请日：2002-09-04
Applicant: 삼성전자주식회사
IPC: G11C11/40
CPC classification number: H03K5/1565 , G11C7/22 , G11C7/222
Abstract: PURPOSE: A semiconductor memory device having a duty-cycle correction circuit and a clock signal interpolation circuit thereof are provided to correct accurately a duty-cycle by controlling the capacitance and the delay period of the clock signal interpolation circuit in response to the clock frequency information of external clock or the CAS latency of the semiconductor memory device. CONSTITUTION: A semiconductor memory device having a duty-cycle correction circuit includes a frequency detection unit(5200) and a duty-cycle correction circuit. The frequency detection unit(5200) receives an external clock and senses and outputs the frequency information of the external clock. The duty-cycle correction circuit is used for correcting a duty-cycle of the external clock in response to the frequency clock information. The duty-cycle correction circuit is formed with the first DLL(500) for synchronizing the external clock with an inverted external clock, the second DLL(510) for the inverted external clock with the external clock, and an interpolation circuit(520) for interpolating an output signal of the second DLL(510) into an inverted signal of an output signal of the first DLL(500).
Abstract translation: 目的：提供一种具有占空比校正电路及其时钟信号内插电路的半导体存储器件，以便通过响应时钟频率信息控制时钟信号内插电路的电容和延迟时间来精确地校正占空比 的外部时钟或半导体存储器件的CAS延迟。 构成：具有占空比校正电路的半导体存储器件包括频率检测单元（5200）和占空比校正电路。 频率检测单元（5200）接收外部时钟，并感测并输出外部时钟的频率信息。 占空比校正电路用于响应于频率时钟信息来校正外部时钟的占空比。 占空比校正电路由第一DLL（500）形成，用于使外部时钟与反相外部时钟同步，第二DLL（510）用于具有外部时钟的反相外部时钟，以及内插电路（520），用于 将第二DLL（510）的输出信号内插到第一DLL（500）的输出信号的反相信号中。
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