公开(公告)号：KR1019950001147B1

公开(公告)日：1995-02-11

申请号：KR1019910021081

申请日：1991-11-25

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 김귀동 ,  구진근 ,  한태현 ,  구용서

IPC: H01L29/70

Abstract: The method includes the steps of sequentially forming a poly-Si film (1), an oxide film (2), a nitride film (3) and a poly-Si film (4) on the substrate; growing and etching an oxide film (6) to define a device size; forming a trench isolation region (7) and poly-Si electrodes (8,9,10), depositing and etching an LPCVD oxide film thereon to expose the poly-Si films (4,8) to form a trench isolation oxide film (12) to remove the film (4) to form an unactive base electrode (25) with boron doping, growing an oxide film (13) on the electrode (25); removing a nitride film (3) to form diffusion layers (14,15,16,17), and forming a self aligned silicide layer (18) and metallic wirings on the electrode (25,26,27); thereby reducing the parasitic resistance component.

Abstract translation: 该方法包括在基板上依次形成多晶硅膜（1），氧化膜（2），氮化物膜（3）和多晶硅膜（4）的步骤; 生长和蚀刻氧化膜（6）以限定器件尺寸; 形成沟槽隔离区域（7）和多晶硅电极（8,9,10），在其上沉积和蚀刻其上的LPCVD氧化膜以暴露多晶硅膜（4,8）以形成沟槽隔离氧化膜（12 ）以去除所述膜（4）以形成具有硼掺杂的非活性基极（25），在所述电极（25）上生长氧化物膜（13）; 去除氮化物膜（3）以形成扩散层（14,15,16,17），以及在所述电极（25,26,27）上形成自对准硅化物层（18）和金属布线; 从而降低寄生电阻分量。

公开(公告)号：KR1019940016951A

公开(公告)日：1994-07-25

申请号：KR1019920024459

申请日：1992-12-16

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 이성현 ,  이홍수 ,  강상원 ,  구진근

IPC: H01L29/80

Abstract: 본 발명은 이종접합 쌍극자 트랜지스터(Hetero-junction Bipolar Transistor)에 관한 것으로, 더 구체적으로 AlGaAs/GaAs 메사(mesa) 이종접합 쌍극자트랜지스터 및 그 제조방법에 관한 것으로, n-AlGaAs에 n+GaAs가 적층된 에미터메사와 n-GaAs에 P+GaAs가 적층된 베이스메사를 갖는 이종접합 바이폴라 트랜지스터에 있어서, 베이스메사의 표면에 Al 이온의 주입에 의해 형성되는 AlGaAs 보호층(12)을 포함하는 것이다.

公开(公告)号：KR1019900004029A

公开(公告)日：1990-03-27

申请号：KR1019880010463

申请日：1988-08-17

Applicant: 한국전자통신연구원

Inventor： 구용서 ,  구진근 ,  김보우 ,  이진효

IPC: H01L29/70

Abstract: 내용 없음.

公开(公告)号：KR102238755B1

公开(公告)日：2021-04-12

申请号：KR1020170086652

申请日：2017-07-07

Applicant: 한국전자통신연구원

Inventor： 노태문 ,  구진근 ,  김상기 ,  임병원 ,  박건식 ,  박종문 ,  유성욱

IPC: H01L21/02 ,  H01L21/324 ,  H01L21/225

Abstract: 본발명은전력반도체소자의제조방법에관한것으로, 기판의상부에이온주입영역및 이온주입영역의적어도일부를둘러싸는가드링영역을형성하는것, 기판상에이온주입영역및 가드링영역을덮는제1 절연막을형성하는것, 제1 절연막을열처리하는것 및제1 절연막상에제1 절연막보다두꺼운제2 절연막을형성하는것을포함하되, 기판은실리콘카바이드를포함하고, 열처리는질소(N) 원소를포함하는가스를이용하여수행되는전력반도체소자의제조방법이제공된다.

公开(公告)号：KR101736282B1

公开(公告)日：2017-05-16

申请号：KR1020110122088

申请日：2011-11-22

Applicant: 한국전자통신연구원

Inventor： 김상기 ,  이진호 ,  나경일 ,  구진근 ,  양일석

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/28

Abstract: 반도체소자가제공된다. 본발명에따른반도체소자는반도체기판내에배치되는필라부, 상기반도체기판내에상기필라부와이격되는필드플레이트전극, 상기반도체기판내에상기필드플레이트전극상에배치되는게이트패턴, 상기필드플레이트전극은상기게이트패턴의하단과연결되는것, 상기반도체기판과상기필드플레이트전극사이에배치되는필드플레이트유전막및 상기반도체기판과상기게이트패턴의측벽사이에배치되고, 상기필드플레이트유전막보다얇은두께를갖는게이트유전패턴을포함할수 있다.

Abstract translation: 提供了一种半导体器件。 根据本发明，柱部，栅极图案，以及设置在所述半导体衬底中的场板电极的半导体装置，所述半导体衬底，所述柱部和该间隔的电极场板，在上半导体衬底提供的场板电极是 doeneungeot连接到栅极图案的下端，设置在所述半导体基板和所述场之间，所述场板电介质层和所述半导体衬底的侧壁和栅极图案被设置在电极板之间，具有厚度比所述场板电介质层更薄的栅极介电图案 在可以包含。

公开(公告)号：KR1020130056464A

公开(公告)日：2013-05-30

申请号：KR1020110122088

申请日：2011-11-22

Applicant: 한국전자통신연구원

Inventor： 김상기 ,  이진호 ,  나경일 ,  구진근 ,  양일석

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/28

CPC classification number: H01L29/402 ,  H01L21/28211 ,  H01L21/28229 ,  H01L21/28264 ,  H01L29/4232 ,  H01L29/66712

Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to increase a breakdown voltage by distributing an electric field due to a high voltage through a field plate electrode. CONSTITUTION: A pillar part(160a) is arranged on a semiconductor substrate(100). A field plate electrode(145b) is separated from the pillar part. A gate pattern(145a) is arranged on the field plate electrode which is located on the semiconductor substrate. A field plate dielectric layer(120) is arranged between the semiconductor substrate and the field plate electrode. A gate dielectric pattern(135) is arranged between the semiconductor substrate and the sidewall of the gate pattern.

Abstract translation: 目的：提供一种半导体器件及其制造方法，以通过通过场板电极分配由高电压引起的电场来增加击穿电压。 构成：在半导体基板（100）上配置有支柱部（160a）。 场板电极（145b）与柱部分离。 栅极图案（145a）布置在位于半导体衬底上的场板电极上。 在半导体衬底和场板电极之间设置场板电介质层（120）。 栅极电介质图案（135）布置在半导体衬底和栅极图案的侧壁之间。

公开(公告)号：KR1020120061708A

公开(公告)日：2012-06-13

申请号：KR1020100125025

申请日：2010-12-08

Applicant: 한국전자통신연구원

Inventor： 김상기 ,  구진근 ,  유성욱 ,  박종문 ,  이진호 ,  나경일 ,  양일석 ,  김종대

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/7801 ,  H01L29/66674

Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to manufacture the semiconductor device with high reliability by forming uniform density of a second conductivity type dopant within a doping region. CONSTITUTION: A trench(121) is formed on a first conductivity type semiconductor substrate. A trench dopant containing film(130) which includes a second conductivity type dopant is formed on the bottom surface and a side wall of the trench. A doping region(132) is formed by diffusing the dopant within the trench dopant containing film to the inside the semiconductor substrate. The trench dopant containing film is eliminated.

Abstract translation: 目的：提供一种半导体器件及其制造方法，以通过在掺杂区域内形成均匀的第二导电型掺杂剂的密度来制造具有高可靠性的半导体器件。 构成：在第一导电型半导体衬底上形成沟槽（121）。 在沟槽的底表面和侧壁上形成包括第二导电型掺杂剂的含沟槽掺杂剂的膜（130）。 掺杂区域（132）通过将沟槽掺杂剂膜内的掺杂剂扩散到半导体衬底的内部而形成。 消除了含沟槽掺杂剂的膜。

公开(公告)号：KR101087141B1

公开(公告)日：2011-11-25

申请号：KR1020080131603

申请日：2008-12-22

Applicant: 한국전자통신연구원

Inventor： 우종창 ,  김용구 ,  김상기 ,  박종문 ,  박건식 ,  구진근 ,  강진영

IPC: H01L21/3065 ,  H01L21/687

Abstract: 본 발명은 디척킹 능력을 증강시키고 디척킹 불량의 발생을 방지할 수 있는 플라즈마 처리 장치에서의 기판 디척킹 방법을 제공한다. 본 발명에 따른 기판 디척킹 방법은, 정전압의 척킹 전압에 의해 정전척 상에 유지된 기판에 대한 플라즈마 처리 완료후, 플라즈마 발생을 중단시키고, 상기 정전척에 제1 역전압을 인가하는 단계; 상기 정전척에의 상기 제1 역전압 인가를 중단시키는 중간 턴오프 단계; 상기 중간 턴오프 단계 후, 상기 정전척에 상기 제1 역전압보다 작은 크기의 제2 역전압을 인가하는 단계; 및 상기 정전척에의 상기 제2 역전압 인가를 중단시키고 상기 기판을 접지시키는 접지 단계;를 포함한다.
플라즈마 식각, 디척킹, 리프트 핀

公开(公告)号：KR101087139B1

公开(公告)日：2011-11-25

申请号：KR1020080129602

申请日：2008-12-18

Applicant: 한국전자통신연구원

Inventor： 김용구 ,  구진근 ,  김상기 ,  강진영

IPC: H01L21/336 ,  H01L29/78

Abstract: 본 발명은 버퍼 영역과 필라 간의 오정렬을 막을 수 있고 공정수를 줄일 수 있는 수퍼 접합형 TDMOS 소자의 제조 방법에 관한 것이다. 본 발명의 TDMOS 소자 제조 방법은, 제1 도전형 기판상에 제1 도전형 층을 형성한 후 상기 제1 도전형 층을 관통하는 복수의 트렌치와 복수의 제1 도전형 필라를 형성하는 단계; 상기 제1 도전형 필라의 측면에 산화막을 형성하는 단계; 상기 제1 도전형 필라의 상면으로 제1 도전형 불순물을 이온주입하여 상기 제1 도전형 필라의 상부를 도핑하는 단계; 및 상기 제1 도전형 필라 측면의 산화막을 제거한 후 상기 트렌치를 매립하고 상기 제1 도전형 필라의 상면을 덮도록 제2 도전형 층을 형성함으로써, 상기 도핑된 제1 도전형 필라 상부로부터 불순물 확산에 의해 제1 도전형 버퍼 영역을 형성하는 단계를 포함한다.
TDMOS, VDMOS, 트렌치 게이트 DMOS, 수퍼 접합, super junction

公开(公告)号：KR1020100065766A

公开(公告)日：2010-06-17

申请号：KR1020080124277

申请日：2008-12-08

Applicant: 한국전자통신연구원

Inventor： 박종문 ,  박건식 ,  유성욱 ,  윤용선 ,  김상기 ,  강승열 ,  구진근 ,  김보우 ,  강진영

IPC: H01L29/786

CPC classification number: H01L51/0021 ,  H01L51/0545 ,  H01L51/105

Abstract: PURPOSE: A method of manufacturing an organic thin-film transistor by self alignment is provided to improve device performance and production yield by preventing the misalignment between a gate and a source-drain electrode. CONSTITUTION: A sensitive film and a photo-bleaching film are laminated on a gate insulating layer. The sensitive film(104a) at a field region is selectively exposed through an exposure process. The photo-bleaching film(105) is removed, and the sensitive film on the gate electrode and the sensitized filed region has inverse pattern. And then, the exposure process over the whole region is performed, and the sensitive film of the source and drain region which has no inverse pattern is sensitized.

Abstract translation: 目的：提供通过自对准制造有机薄膜晶体管的方法，以通过防止栅极和源极 - 漏极之间的不对准来提高器件性能和生产率。 构成：在栅绝缘层上层压感光膜和光漂白膜。 场区域的敏感膜（104a）通过曝光工艺选择性曝光。 去除光漂白膜（105），栅极电极和敏化区域上的敏感膜具有反向图案。 然后，进行整个区域的曝光处理，并且没有反向图案的源极和漏极区域的敏感膜被致敏。