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公开(公告)号：KR100155301B1
公开(公告)日：1998-10-15
申请号：KR1019940031323
申请日：1994-11-26
Applicant: 한국전자통신연구원
IPC: H01L29/78
Abstract: 본 발명은 게이트 n
- (혹은 p
- )소스/드레인 중첩구조를 갖는 소자에 있어서, 종래 LDD(lightly doped drain) 구조보다 높은 전류구동력과 신뢰성 특성이 개선될 뿐만아니라 게이트 전극 가장자리의 산화막 두께를 공정상에서 조절함으로써 게이트와 n
- (혹은 p
- ) 영역간의 중첩 캐패시턴스(overlap capacitance)를 감소시켜 소자의 성능을 향상시킬 수 있는 MOSFET의 제조방법이다.
본 제조공정에서는 종래의 중첩소자의 공정기술과는 달리 먼저 질화막 위에 1차 게이트영역을 형성하고, 소자의 동작특성을 고려하여 이온주입조건 및 중첩캐패시턴스의 산화막 두께를 결정하여 이온주입 및 산화막을 형성한다.
이어서, 게이트절연막, 2차 게이트영역을 형성하여 MOSFET을 제조한다.-
公开(公告)号：KR1019960019775A
公开(公告)日：1996-06-17
申请号：KR1019940031323
申请日：1994-11-26
Applicant: 한국전자통신연구원
IPC: H01L29/78
Abstract: 본 발명은 게이트와 n
- (혹은 p
- ) 소스/드레인 중첩구조를 갖는 소자에 있어서, 종래 LDD(lightly doped drain) 구조보다 높은 전류구동력과 두께를 공정상에서 조절함으로써 게이트와 n
- (혹은 p
- ) 영역간의 중첩 캐패시턴스(overlap capacitance)를 감소시켜 소자의 성능을 향상시킬 수 있는 MOSFET의 제조방법이다.
본 제조공정에서는 종래의 중첩소자의 공정기술과는 다리 먼저 질화막 위에 1차 게이트영역을 형성하고, 소자의 동작특성을 고려하여 이온주입조건 및 중첩 캐패시턴스의 산화막 두께를 결정하여 이온주입 및 산화막을 형성한다.
이어서, 게이트절연막, 2차 게이트영역을 형성하여 MOSFET을 제조한다.-
公开(公告)号：KR1019950021148A
公开(公告)日：1995-07-26
申请号：KR1019930027628
申请日：1993-12-14
Applicant: 한국전자통신연구원
IPC: H01L21/30
Abstract: 본 발명은 고체의 표면에 수 내지 수십 nm크기의 미세패턴을 형성하는 것에 관한 것으로서, 특히 결정격자를 통과한 전자선의 위상차이에 의해서 격자상이 형성되는 현상을 이용하여 일정한 크기와 간격을 가지는 규칙적인 미세구조 가공장치 및 방법에 관한 것으로, 본 발명은 전자광학 장치를 사용하여 기준단결정의 격자상을 형성하는 방법과 표면개질후 선택적 화학증착반응, 초 박막의 감광재표를 이용한 현상-식각공정 및 표면산화막의 부분 분해방법등의 표면가공 공정을 결합함으로써, 단파장 실리콘 발광소자의 제작, 자외선 단색화장치 및 초 미세필터등의 제작에 필요한 수 내지 수 nm크기의 균일한 크기와 형상을 가지는 표면미세구조를 형성할 수 있다.
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公开(公告)号：KR1019950002954B1
公开(公告)日：1995-03-28
申请号：KR1019920009980
申请日：1992-06-09
IPC: H01L21/28 , H01L21/3205
Abstract: The method includes the steps of forming a first metal layer (12) and a pillar metal layer (13) on a Si substrate (11) to pattern the layer (13) to form a pillar metal (14), patterning the layer (12) to form a first metal pattern (15), forming an interlayered insulating layer (16) thereon to deposit a photoresist (17) on the film (16), etching the film (17) to form an opening part (18) an the film (16), etching the films (17A,16) to expose the pillar metal (14), and forming a second metal pattern (19) thereon, thereby using a flattening process to protect the field portion of the film (16).
Abstract translation: 该方法包括以下步骤：在Si衬底（11）上形成第一金属层（12）和柱金属层（13）以图案化层（13）以形成柱金属（14），使层（12 ）以形成第一金属图案（15），在其上形成层间绝缘层（16）以在膜（16）上沉积光致抗蚀剂（17），蚀刻膜（17）以形成开口部分（18） 薄膜（16），蚀刻薄膜（17A，16）以暴露柱状金属（14），并在其上形成第二金属图案（19），由此使用平坦化工艺来保护薄膜（16）的场部分。
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Patent Agency Ranking
公开(公告)号：KR1019930022473A
公开(公告)日：1993-11-24
申请号：KR1019920005999
申请日：1992-04-10
IPC: H01L21/28
Abstract: 본 발명은 다층배선구조를 갖는 반도체 장치의 제조방법에 관한 것으로 실리콘기판(1)상에 있고 층간절연막(4)으로 격리되어 있는 제1차 금속층(2)과 제2차 금속층(6)사이의 전기적 접촉을 위한 필라(3)의 전면까지 식각하는 평탄화공정을 포함한 다층배선구조를 갖는 반도체 장치의 제조방법에 있어서, 상기 필라(3)를 덮고있는 상기 층간절연막(4)사에 마스크로 소정패턴의 포토레지스트(5a)를 형성한 다음 상기 층간절연막(4)을 선택적 식각하여 상기 필라(3)위에 상기 개구부를 형성하는 공정과, 상기 포토페지스트(5a)를 제거한 다음 평찬화용 포토레지스트(5b)를 도포하는 공정 및. 상기 평찬화용 포토레지스트(5b)및 상기 충간절연막(4)을 상기 필라(3)의 전면까지 식각하는 공정을 포함하는 것을 특징으로 한다.
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公开(公告)号：KR100702364B1
公开(公告)日：2007-04-02
申请号：KR1020060060355
申请日：2006-06-30
Applicant: 한국전자통신연구원
IPC: H03K3/037
Abstract: 본 발명은 슬립제어 신호(SLP)의 제어하에 입력 데이터를 반전시켜 출력하는 데이터 반전 회로부, 상기 데이터 반전 회로부에서 출력되는 데이터 신호를 클럭 제어 신호(CLK)의 제어에 의해 전달하는 전달 게이트, 상기 전달 게이트에서 출력되는 데이터 신호를 리셋 제어 신호(RS)와 슬립 제어 신호(SLP)의 제어에 의해 출력하는 신호 제어 회로부, 상기 신호 제어 회로부에서 출력되는 신호를 피드백하여 슬립 모드시에 데이터를 보전하는 피드백 회로부로 구성된 것으로서, 소자의 기술이 나노급으로 스케링됨에 따라 누설전류에 의한 전력소모를 최소화시킬 뿐만 아니라 낮은 문턱 전압을 갖는 소자의 사용으로 인해 로직 회로의 고속동작에도 크게 기여할 수 있다.
래치회로, MTCMOS, 다중문턱, 슬립모드Abstract translation: 本发明是一个传输门，该传输是通过从数据反相电路输出的数据信号传送，数据反转电路，该电路由时钟控制信号的控制下，休眠控制信号的（SLP）的控制下反转的输入数据输出（CLK） 由是从栅极到复位控制信号的控制输出的数据信号（RS）和休眠控制信号（SLP）信号控制电路输出，反馈到从信号控制电路输出的反馈信号在所述睡眠模式时保存数据 随着器件技术缩小至纳米级，不仅可以使由漏电流引起的功耗最小化，而且由于使用具有低阈值电压的器件而有助于逻辑电路的高速操作。
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公开(公告)号：KR100619474B1
公开(公告)日：2006-09-08
申请号：KR1020040103714
申请日：2004-12-09
Applicant: 한국전자통신연구원
IPC: G06F1/04
Abstract: 본 발명은 선택신호들의 조합에 따라 지연시간이 조절되도록 함으로써 출력신호 간의 비중첩 시간을 임의로 조절할 수 있는 프로그래머블 클럭 제너레이터에 관해 개시한다. 클럭 제너레이터를 칩으로 제작한 후에도 사용자가 임의로 선택신호들을 입력하여 비중첩 시간을 조절할 수 있으므로 비중첩 시간이 고정되는 종래의 클럭 제너레이터에 비해 사용 효율이 높고, 또한, 칩의 크기가 증가되어도 데이터 전달시 에러가 발생되지 않는다. 각 구성요소의 성능을 최적화시키면 저전력 및 고효율의 클럭 제너레이터를 구현할 수 있으며, 동기식 순차 시스템으로 작동하는 고성능 마이크로 프로세서 등에 활용될 수 있다.
클럭 제너레이터, 지연시간, 비중첩 시간, 선택신호, 프로그래머블-
公开(公告)号：KR1020060065011A
公开(公告)日：2006-06-14
申请号：KR1020040103714
申请日：2004-12-09
Applicant: 한국전자통신연구원
IPC: G06F1/04
Abstract: 본 발명은 선택신호들의 조합에 따라 지연시간이 조절되도록 함으로써 출력신호 간의 비중첩 시간을 임의로 조절할 수 있는 프로그래머블 클럭 제너레이터에 관해 개시한다. 클럭 제너레이터를 칩으로 제작한 후에도 사용자가 임의로 선택신호들을 입력하여 비중첩 시간을 조절할 수 있으므로 비중첩 시간이 고정되는 종래의 클럭 제너레이터에 비해 사용 효율이 높고, 또한, 칩의 크기가 증가되어도 데이터 전달시 에러가 발생되지 않는다. 각 구성요소의 성능을 최적화시키면 저전력 및 고효율의 클럭 제너레이터를 구현할 수 있으며, 동기식 순차 시스템으로 작동하는 고성능 마이크로 프로세서 등에 활용될 수 있다.
클럭 제너레이터, 지연시간, 비중첩 시간, 선택신호, 프로그래머블-
公开(公告)号：KR1020060058579A
公开(公告)日：2006-05-30
申请号：KR1020040097665
申请日：2004-11-25
Applicant: 한국전자통신연구원
CPC classification number: G06F9/3885 , G06F1/32 , G06F1/3287 , G06F9/30141 , G06F9/30156 , G06F9/3822 , G06F9/3824 , Y02D10/171
Abstract: Provided is a parallel data path architecture for high energy efficiency. In this architecture, a plurality of parallel process units and a plurality of function units of the process units are controlled by instructions and processed in parallel to improve performance. Also, since only necessary process units and function units are enabled, power dissipation is reduced to enhance energy efficiency. Further, by use of a simple instruction format, hardware can be programmed as the parallel data path architecture for high energy efficiency, which satisfies both excellent performance and low power dissipation, thus elevating hardware flexibility.
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