公开(公告)号：DE102015113414A1

公开(公告)日：2017-02-16

申请号：DE102015113414

申请日：2015-08-14

Applicant: INFINEON TECHNOLOGIES AG

Inventor： KERN THOMAS ,  GÖSSEL MICHAEL PROF DR

IPC: G11C29/52

Abstract: Es wird ein Verfahren vorgeschlagen zum Speichern von Bits in Speicherzellen eines Speichers, bei dem in zwei aufeinanderfolgenden Schreibvorgängen erste und zweite Wits unter einer gleichen Adresse in gleiche Speicherzellen geschrieben werden, ohne dass die Speicherzellen nach dem ersten Schreibvorgang gelöscht werden, wobei erste Prüfbits in weitere erste Speicherzellen und zweite Prüfbits in weitere zweite Speicherzellen gespeichert werden. Weiterhin wird eine entsprechende Vorrichtung angegeben.

公开(公告)号：DE102008064819B3

公开(公告)日：2015-10-22

申请号：DE102008064819

申请日：2008-08-21

Applicant: INFINEON TECHNOLOGIES AG

Inventor： KERN THOMAS

IPC: G11C7/06 ,  G01R19/165 ,  G11C7/14 ,  G11C16/28

Abstract: Differenzleseverstärker, der umfasst: eine erste Integrationsschaltung, geeignet zum Integrieren des Stroms von einer Eingabe; eine zweite Integrationsschaltung, geeignet zum Integrieren eines Referenzstromsignals; einen Komparator, geeignet zum Vergleichen von einer ersten in der ersten Integrationsschaltung erzeugten Spannung (VCELL) und einer zweiten in der zweiten Integrationsschaltung erzeugten Spannung (VREF), wobei eine Ausgabe erzeugt wird, die anzeigt, ob der Strom von der Eingabe oder vom Referenzstromsignal größer ist; und eine Schaltung, geeignet zum Anstoßen des Komparators zum Vergleichen der ersten Spannung der ersten Integrationsschaltung und der zweiten Spannung der zweiten Integrationsschaltung, wenn ein spezifischer Spannungsunterschied zwischen der ersten und zweiten Spannung (VCELL, VREF) erreicht ist.

公开(公告)号：DE102015201384A1

公开(公告)日：2015-07-30

申请号：DE102015201384

申请日：2015-01-27

Applicant: INFINEON TECHNOLOGIES AG

Inventor： KERN THOMAS ,  HOFMANN KARL ,  GOESSEL MICHAEL

IPC: G11C7/00

Abstract: Eine Vorrichtung enthält eine Verarbeitungseinheit und einen Speicher. Die Verarbeitungseinheit ist dafür konfiguriert, mehrere Bits zu codieren, um mehrere codierte Bits zu erhalten, wobei die Verarbeitungseinheit dafür konfiguriert ist, eine Invertierungsentscheidung zu bestimmen. Wenn die Invertierungsentscheidung anzeigt, dass die Teilmenge der codierten Bits nicht invertiert werden soll, so ist die Verarbeitungseinheit dafür konfiguriert, Bits des ersten Codeworts als ein gespeichertes Wort in den Speicher zu speichern. Wenn die Invertierungsentscheidung anzeigt, dass die Teilmenge der codierten Bits invertiert werden soll, so ist die Verarbeitungseinheit dafür konfiguriert, jedes codierte Bit einer Teilmenge der codierten Bits zu invertieren, um ein zweites Codewort zu erhalten und das zweite Codewort in den Speicher zu speichern.

公开(公告)号：DE102015100104A1

公开(公告)日：2015-07-09

申请号：DE102015100104

申请日：2015-01-07

Applicant: INFINEON TECHNOLOGIES AG

Inventor： JEFREMOW MIHAIL ,  KERN THOMAS

IPC: G11C7/06

Abstract: Ein Leseverstärker einer Speicherzelle, die eine Lesespannungserzeugungsschaltung hat, die dazu konfiguriert ist, eine Lesespannung zu erzeugen; und eine Leseschaltung, die dazu konfiguriert ist, eine Bitleitungsspannung der Speicherzelle mit der Lesespannung zu vergleichen, und ein digitales Ausgabesignal auszugeben, das den Inhalt der Speicherzelle anzeigt, wobei während einer Lesephase die Leseschaltung von einer Spannungsversorgung, die eine Bitleitungskapazität während einer Vorladungsphase lädt, entkoppelt und an die Bitleitungskapazität gekoppelt ist und von der Bitleitungskapazität versorgt wird. Die Lesespannungserzeugungsschaltung kann ferner dazu konfiguriert sein, eine Lesespannung zu erzeugen, die während einer Vorladungsphase von der Spannungsversorgung abhängt und die während einer Lesephase unabhängig von der Spannungsversorgung ist.

公开(公告)号：DE102014018183A1

公开(公告)日：2015-06-18

申请号：DE102014018183

申请日：2014-12-09

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BACKHAUSEN ULRICH ,  KERN THOMAS ,  NIRSCHL THOMAS ,  LIEBERMANN THOMAS

IPC: G11C29/02

Abstract: Die Erfindung bezieht sich auf Systeme und Verfahren zum Durchführen eines Wortleitungs-Adressenscans in einem Halbleiterspeicher. Genauer gesagt stellt die Erfindung ein System und ein Verfahren zum Durchführen von drei Scans für das Testen von Adressdekodiererschaltungen und Wortleitungstreiberschaltungen bereit. Der erste Scan stellt fest, ob nur eine einzige Wortleitung ausgewählt ist. Der zweite Scan stellt fest, ob die Wortleitungs-Anstiegszeit auf einen Zielspannungspegel innerhalb einer spezifizierten Zeit liegt. Schließlich stellt der dritte Scan fest, ob die korrekte Wortleitung ausgewählt wurde. Die vorliegende Erfindung kann alle drei Scans oder eine Kombination der drei Scans realisieren.

公开(公告)号：DE102014115877A1

公开(公告)日：2015-04-30

申请号：DE102014115877

申请日：2014-10-31

Applicant: INFINEON TECHNOLOGIES AG

Inventor： OTTERSTEDT JAN ,  KERN THOMAS

IPC: G11C16/28

Abstract: Es wird ein Verfahren zur Datenverarbeitung offenbart. Für mehrere Datenbits wird auf der Basis einer Mehrheitsentscheidung ein Leerzustand bestimmt. Jedes Datenbit wird durch eine Gruppe von mindestens zwei Speicherzellen repräsentiert. Die mindestens zwei Speicherzellen dieser Gruppe sind komplementäre Zellen eines Differenzielles-Lesen-Speichers.

公开(公告)号：DE102014111654A1

公开(公告)日：2015-02-19

申请号：DE102014111654

申请日：2014-08-14

Applicant: INFINEON TECHNOLOGIES AG

Inventor： KERN THOMAS ,  NIRSCHL THOMAS ,  ROSENBUSCH JENS ,  BACKHAUSEN ULRICH

IPC: G11C16/34

Abstract: Es wird ein Speichersystem mit einer flexiblen Lese-Referenz vorgeschlagen. Das System umfasst eine Speicherpartition, eine Fehler-Zählerstands-Komponente und einen Controller (z.B. eine Verarbeitungs- oder Steuereinheit). Die Speicherpartition umfasst eine Vielzahl von Speicherzellen. Die Fehler-Zählerstands-Komponente ist eingerichtet, Fehler-Zählerstände zu erzeugen in Folge von Lese-Operationen, die auf der Speicherpartition durchgeführt werden. Der Controller ist auch eingerichtet, einen Referenzwert für die Speicherpartition zu kalibrieren unter Verwendung der Fehler-Zählerstände.

公开(公告)号：DE102013222136A1

公开(公告)日：2014-04-30

申请号：DE102013222136

申请日：2013-10-30

Applicant: INFINEON TECHNOLOGIES AG

Inventor： KERN THOMAS ,  GOESSEL MICHAEL

IPC: G06F11/08

Abstract: Es wird eine Schaltung bereitgestellt, die einen Speicher mit mehreren Speicherzellen aufweist, wobei mindestens eine von den mehreren Speicherzellen des Speichers eingerichtet ist, einen von mindestens drei verschiedenen Zuständen anzunehmen. Die Schaltung umfasst auch einen ersten Unterschaltkreis BT, der ausgelegt ist, auf der Basis einer Folge von binären Werten mehrere ternäre Ausgabewerte zu erzeugen, einen zweiten Unterschaltkreis LH, der ausgelegt ist, einen oder mehrere ternäre Zustandswerte auf der Basis des einen oder der mehreren Zustandswerte in binäre Hilfslesewerte zu transformieren, und einen Codierer, der ausgelegt ist, ein oder mehrere binäre Prüfbits zu erzeugen, wobei der Codierer ausgelegt ist, jedes von dem einen oder den mehreren erzeugten Prüfbits in einer anderen Speicherzelle zu speichern.

公开(公告)号：DE102011085602A1

公开(公告)日：2012-07-12

申请号：DE102011085602

申请日：2011-11-02

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BACKHAUSEN ULRICH ,  GOESSEL MICHAEL ,  KERN THOMAS ,  LACOUTURE STEPHANE ,  RABENALT THOMAS

IPC: H03M13/15

Abstract: Eine Vorrichtung zum Korrigieren zumindest eines Bitfehlers in einer codierten Bitsequenz weist einen Fehlersyndromgenerator und einen Bitfehlerkorrektor auf. Der Fehlersyndromgenerator bestimmt das Fehlersyndrom einer codierten Bitsequenz, das ableitbar ist durch eine Multiplikation einer Prüfmatrix mit einer codierten Bitsequenz. Die Prüfmatrix weist eine erste Untermatrix, eine zweite Untermatrix und eine dritte Untermatrix auf, wobei jede Untermatrix eine Mehrzahl von Reihen aufweist, wobei jede Reihe eine Mehrzahl von binären Komponenten aufweist. Zumindest eine erste vordefinierte Komponente oder eine zweite vordefinierte Komponente jeder Reihe der ersten Untermatrix weist einen ersten Bitwert auf. Ferner weist die zweite Untermatrix Reihen auf, die linear unabhängig voneinander sind, und die erste vordefinierte Komponente und die zweite vordefinierte Komponente jeder Reihe der zweiten Untermatrix weisen einen gleichen zweiten Bitwert auf. Die dritte Untermatrix weist Reihen auf, die linear unabhängig voneinander sind, und die erste vordefinierte Komponente oder die zweite vordefinierte Komponente jeder Reihe der dritten Untermatrix weist den ersten Bitwert auf. Ferner ist entweder eine XOR-Summe der ersten vordefinierten Komponenten aller Reihen der ersten Untermatrix und der dritten Untermatrix gleich dem zweiten Bitwert und eine XOR-Summe der zweiten vordefinierten Komponenten aller Reihen der ersten Untermatrix und der dritten Untermatrix ist gleich dem zweiten Bitwert, falls der erste Bitwert gleich 1 ist, oder eine XNOR-Summe der ersten vordefinierten Komponenten aller Reihen der ersten Untermatrix und der dritten Untermatrix ist gleich dem zweiten Bitwert und eine XNOR-Summe der zweiten vordefinierten Komponenten aller Reihen der ersten Untermatrix und der dritten Untermatrix ist gleich dem zweiten Bitwert, falls der erste Bitwert gleich 0 ist. Außerdem ist ein Ergebnis einer Multiplikation einer Prüfmatrix und eines Testvektors gleich einem Ergebnis einer Multiplikation der zweiten Untermatrix und eines resultierenden Vektors, wobei zumindest eine Komponente des resultierenden Vektors den zweiten Bitwert aufweist. Der Bitfehlerkorrektor korrigiert einen Bitfehler in der codierten Bitsequenz basierend auf dem bestimmten Fehlersyndrom der codierten Bitsequenz.

公开(公告)号：DE102011087634A1

公开(公告)日：2012-06-06

申请号：DE102011087634

申请日：2011-12-02

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BACKHAUSEN ULRICH ,  GOESSEL MICHAEL ,  KERN THOMAS ,  RABENALT THOMAS

IPC: G06F11/10

Abstract: Eine Vorrichtung zum Erfassen eines Fehlers in einem codierten Binärwort weist einen Fehlerkorrektor und einen Fehlerdetektor auf. Der Fehlerkorrektor korrigiert einen korrigierbaren Bitfehler in einem fehlerhaften Teilsatz von Bits eines fehlerhaften codierten Binärworts, das durch einen Fehlerkorrekturcode codiert ist, sodass der korrigierte Teilsatz von Bits gleich einem entsprechenden Teilsatz von Bits eines Codeworts des Fehlerkorrekturcodes ist, falls der Fehlerkorrektor fehlerlos arbeitet. Ferner bestimmt der Fehlerdetektor eine Fehlererfassungsbitsequenz, die anzeigt, ob ein Fehlerdetektoreingangsbinärwort ein Codewort des Fehlerkorrekturcodes ist oder nicht. Das Fehlerdetektoreingangsbinärwort basiert auf einem korrigierten codierten Binärwort, das den korrigierten Teilsatz von Bits und maximal einen ordnungsgemäßen Teilsatz von Bits des fehlerhaften codierten Binärworts enthält.