公开(公告)号：GB2524677A

公开(公告)日：2015-09-30

申请号：GB201511424

申请日：2014-01-09

Applicant: INTEL CORP

Inventor： PILLARISETTY RAVI ,  RACHMADY WILLY ,  LE VAN H ,  SUNG SEUNG HOON ,  KACHIAN JESSICA S ,  KAVALIEROS JACK T ,  THEN HAN WUI ,  DEWEY GILBERT ,  RADOSAVLJEVIC MARKO ,  CHU-KUNG BENJAMIN ,  MUKHERJEE NILOY

IPC: H01L29/423 ,  H01L29/78 ,  H01L29/786

Abstract: Deep gate-all-around semiconductor devices having germanium or group III-V active layers are described. For example, a non-planar semiconductor device includes a hetero-structure disposed above a substrate. The hetero-structure includes a hetero-junction between an upper layer and a lower layer of differing composition. An active layer is disposed above the hetero-structure and has a composition different from the upper and lower layers of the hetero-structure. A gate electrode stack is disposed on and completely surrounds a channel region of the active layer, and is disposed in a trench in the upper layer and at least partially in the lower layer of the hetero-structure. Source and drain regions are disposed in the active layer and in the upper layer, but not in the lower layer, on either side of the gate electrode stack.

公开(公告)号：DE112013005557T5

公开(公告)日：2015-08-20

申请号：DE112013005557

申请日：2013-06-29

Applicant: INTEL CORP

Inventor： GOEL NITL ,  MUKHERJEE NILOY ,  SUNG SEUNG HOON ,  LE VAN H ,  KAVALIEROS JACK T ,  PILLARISETTY RAVI ,  GARDNER SANAZ K ,  DASGUPTA SANSAPTAK ,  RACHMADY WILLY ,  CHU-KUNG BENJAMIN ,  RADOSAVLJEVIC MARKO ,  DEWEY GILBERT ,  FRENCH MARC C ,  KACHIAN JESSICA S ,  CHAU ROBERT S ,  METZ MATTHEW V ,  SATYARTH SURI

IPC: H01L21/20

Abstract: Eine Ausführungsform beinhaltet ein Abscheiden eines Materials auf einem Substrat, wobei das Material eine von der des Substrats (z. B. epitaktisches (EPI-)Material aus III–V- oder Gruppe-IV-Halbleiter auf einem Si-Substrat) verschiedene Gitterkonstante aufweist. Eine Ausführungsform beinhaltet eine EPI-Schicht, die innerhalb eines Grabens gebildet wird, dessen Wände sich annähern, wenn sich der Graben aufwärts erstreckt. Eine Ausführungsform beinhaltet eine EPI-Schicht, die unter Verwendung mehrerer Aufwachstemperaturen innerhalb eines Grabens gebildet wird. Eine Defektbarriere, die in der EPI-Schicht gebildet wird, wenn sich die Temperatur ändert, enthält Defekte innerhalb des Grabens und unter der Defektbarriere. Die EPI-Schicht über der Defektbarriere und innerhalb des Grabens ist relativ defektfrei. Eine Ausführungsform beinhaltet eine EPI-Schicht, die innerhalb eines Grabens getempert wird, um eine Defektauslöschung einzuführen. Eine Ausführungsform beinhaltet ein EPI-Übergitter, das innerhalb eines Grabens gebildet und mit einer relativ defektfreien EPI-Schicht (die noch in dem Graben enthalten ist) abgedeckt wird. Andere Ausführungsformen werden hier beschrieben.

公开(公告)号：DE112008000721T5

公开(公告)日：2010-03-11

申请号：DE112008000721

申请日：2008-03-28

Applicant: INTEL CORP

Inventor： KAVALIEROS JACK T ,  DATTA SUMAN ,  CHAU ROBERT S ,  KENCKE DAVID L

IPC: H01L21/8247 ,  H01L27/115

公开(公告)号：HK1131469A1

公开(公告)日：2010-01-22

申请号：HK09109594

申请日：2009-10-16

Applicant: INTEL CORP

Inventor： SHIFREN LUCIAN ,  KAVALIEROS JACK T ,  CEA STEVEN M ,  WEBER CORY E ,  BRASK JUSTIN K

IPC: H01L20060101

公开(公告)号：DE102021121330A1

公开(公告)日：2022-03-24

申请号：DE102021121330

申请日：2021-08-17

Applicant: INTEL CORP

Inventor： MISHRA VARUN ,  CEA STEPHEN M ,  WEBER CORY E ,  KAVALIEROS JACK T ,  GHANI TAHIR

IPC: H01L21/336 ,  H01L29/78

Abstract: Ausführungsformen der vorliegenden Offenbarung basieren auf dem Erweitern einer Nanokammtransistorarchitektur, um ein Gate rundum zu implementieren, was bedeutet, dass eine Gate-Umschließung aus wenigstens einem Gate-Dielektrikumsmaterial oder sowohl einem Gate-Dielektrikumsmaterial als auch einem Gate-Elektrodenmaterial auf allen Seiten jedes Nanobandes eines vertikalen Stapels lateraler Nanobänder einer Nanokammtransistoranordnung bereitgestellt ist. Insbesondere beinhaltet eine hierin vorgeschlagene Erweiterung einer Nanokammtransistorarchitektur zum Implementieren eines rundum verlaufenden Gates Verwenden von zwei dielektrischen Wandmaterialien, die ätzselektiv zueinander sind, anstatt nur ein einziges dielektrisches Wandmaterial zu verwenden, das zum Implementieren herkömmlicher Nanokammtransistoranordnungen verwendet wird. Nanokammbasierte Transistoranordnungen, bei denen ein Gate rundum implementiert ist, wie hierin beschrieben, können Verbesserungen hinsichtlich der Kurzkanaleffekte herkömmlicher Nanokammtransistoranordnungen bereitstellen.

公开(公告)号：DE102020114103A1

公开(公告)日：2020-12-31

申请号：DE102020114103

申请日：2020-05-26

Applicant: INTEL CORP

Inventor： SHARMA ABHISHEK ANIL ,  RACHMADY WILLY ,  LE VAN ,  KAVALIEROS JACK T ,  DEWEY GILBERT ,  METZ MATTHEW V

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/786

Abstract: Ausführungsbeispiele hierin beschreiben Techniken für einen dreidimensionalen Transistor über einem Substrat. Ein dreidimensionaler Transistor umfasst eine Kanalstruktur, wobei die Kanalstruktur ein Kanalmaterial umfasst und einen Source-Bereich, einen Drain-Bereich und einen Kanalbereich zwischen dem Source-Bereich und dem Drain-Bereich aufweist. Eine Source-Elektrode ist mit dem Source-Bereich gekoppelt, eine Drain-Elektrode ist mit dem Drain-Bereich gekoppelt und eine Gate-Elektrode ist um den Kanalbereich. Eine Elektrode, ausgewählt aus der Source-Elektrode, der Drain-Elektrode oder der Gate-Elektrode ist in Kontakt mit dem Kanalmaterial auf einer Seitenwand einer Öffnung in einer Zwischenebenen-Dielektrikumsschicht oder einer Oberfläche der Elektrode. Die Elektrode ist ferner in Kontakt mit der Kanalstruktur, umfassend den Source-Bereich, den Drain-Bereich oder den Kanalbereich. Andere Ausführungsbeispiele können beschrieben und/oder beansprucht sein.

公开(公告)号：MY180524A

公开(公告)日：2020-12-01

申请号：MYPI2016700627

申请日：2013-09-27

Applicant: INTEL CORP

Inventor： MUKHERJEE NILOY ,  RADOSAVLJEVIC MARKO ,  KAVALIEROS JACK T ,  PILLARISETTY RAVI ,  GOEL NITI ,  LE VAN H ,  DEWEY GILBERT ,  CHU-KUNG BENJAMIN

Abstract: An apparatus including a semiconductor body including a channel region and junction regions disposed on opposite sides of the channel region, the semiconductor body including a first material (140) including a first band gap; and a plurality of nanowires (135A-135C) including a second material including a second band gap different than the first band gap, the plurality of nanowires (135A-135C) disposed in separate planes extending through the first material (140) so that the first material (140) surrounds each of the plurality of nanowires (135A-135C); and a gate stack disposed on the channel region. A method including forming a plurality of nanowires (135A-135C) in separate planes above a substrate (110), each of the plurality of nanowires (135A-135C) including a material including a first band gap; individually forming a cladding material (140) around each of the plurality of nanowires (135A-135C), the cladding material (140) including a second band gap; coalescing the cladding material (140); and disposing a gate stack on the cladding material (140).

公开(公告)号：DE112017008130T5

公开(公告)日：2020-09-17

申请号：DE112017008130

申请日：2017-09-29

Applicant: INTEL CORP

Inventor： GLASS GLENN A ,  MURTHY ANAND S ,  JAMBUNATHAN KARTHIK ,  BOMBERGER CORY C ,  GHANI TAHIR ,  KAVALIEROS JACK T ,  CHU-KUNG BENJAMIN ,  SUNG SEUNG HOON ,  CHOUKSEY SIDDHARTH

IPC: H01L29/78 ,  H01L29/66

Abstract: Offenbart sind Integrierte-Schaltungs-Transistor-Strukturen, die n-Typ-Dotierstoff-Diffusion, wie beispielsweise Phosphor oder Arsen, von der Source-Region und der Drain-Region eines Germanium-n-MOS-Bauelements in benachbarte Flache-Graben-Isolations (STI) -Regionen während einer Herstellung reduzieren. Das n-MOS-Transistorbauelement kann zumindest 75% Germanium in Atomprozent umfassen. Bei einem beispielhaften Ausführungsbeispiel ist die STI mit einer n-Typ-Verunreinigung dotiert, in Regionen der STI, die benachbart zu den Source- und/oder Drain-Regionen sind, um eine Dotierstoff-Diffusions-Reduzierung bereitzustellen. Bei einigen Ausführungsbeispielen ist die STI-Region mit einer n-Typ-Verunreinigung, umfassend Phosphor in einer Konzentration zwischen 1 und 10% in Atomprozent, dotiert. Bei einigen Ausführungsbeispielen kann die Dicke der dotierten STI-Region in einem Bereich zwischen 10 und 100 Nanometern sein.

公开(公告)号：DE112017008168T5

公开(公告)日：2020-08-06

申请号：DE112017008168

申请日：2017-12-21

Applicant: INTEL CORP

Inventor： MA SEAN T ,  SHARMA ABHISHEK ,  DEWEY GILBERT ,  LE VAN H ,  KAVALIEROS JACK T ,  GHANI TAHIR ,  CHU-KUNG BENJAMIN ,  SHIVARAMAN SHRIRAM

IPC: H01L27/092 ,  H01L21/8238 ,  H01L29/423 ,  H01L29/78

Abstract: Diese Offenbarung veranschaulicht einen Transistor mit dualen Gate-Austrittsarbeiten. Der Transistor mit dualen Gate-Austrittsarbeiten kann eine Source-Region, eine Drain-Region, einen Kanal zwischen der Source-Region und der Drain-Region und ein Gate zum Steuern der Leitfähigkeit des Kanals umfassen. Das Gate kann einen ersten Abschnitt mit einer ersten Austrittsarbeit und einen zweiten Abschnitt mit einer zweiten Austrittsarbeit umfassen. Einer der Abschnitte liegt näher an der Source-Region als der andere Abschnitt. Die Austrittsarbeit des näher an der Source liegenden Abschnitts stellt eine niedrigere thermionische Sperre bereit als die Austrittsarbeit des weiter von der Source entfernten Abschnitts.

公开(公告)号：DE112018005420T5

公开(公告)日：2020-07-30

申请号：DE112018005420

申请日：2018-01-10

Applicant: INTEL CORP

Inventor： SHARMA ABHISHEK A ,  LE VAN H ,  TAN LI HUEY ,  TRONIC TRISTAN A ,  CHU-KUNG BENJAMIN ,  KAVALIEROS JACK T ,  GHANI TAHIR

IPC: H01L29/786

Abstract: Es werden Techniken zum Bilden von Dünnfilmtransistoren (TFTs) mit niedrigem Kontaktwiderstand offenbart. Wie in dieser Anmeldung offenbart, kann der niedrige Kontaktwiderstand erreicht werden, indem absichtlich eine oder beide der Source-/Drain- (S/D) Regionen der Dünnfilmschicht der TFT-Vorrichtung ausgedünnt werden. Da die TFT-Schicht eine anfängliche Dicke im Bereich von 20-65 nm aufweisen kann, können die Techniken für die Ausdünnung der S/D-Regionen der TFT-Schicht wie hierin beschrieben die Dicke in einer oder beiden der S/D-Regionen auf eine entstehende Dicke von beispielsweise 3-10 nm reduzieren. Das absichtliche Ausdünnen einer oder beider der S/D-Regionen der TFT-Schicht induziert höhere elektrostatische Ladungen in der ausgedünnten S/D-Region, wodurch das effektive Dotiermittel in der S/D-Region erhöht wird. Die Erhöhung des effektiven Dotiermittels in der ausgedünnten S/D-Region hilft, den verbundenen Kontaktwiderstand zu senken, wodurch eine verbesserte allgemeine Vorrichtungsleistung erzeugt wird.