公开(公告)号：DE102018005908A1

公开(公告)日：2019-04-04

申请号：DE102018005908

申请日：2018-07-26

Applicant: INTEL CORP

Inventor： MADDURI VENKATESWARA ,  OULD-AHMED-VALL ELMOUSTAPHA ,  CORBAL JESUS ,  VALENTINE ROBERT ,  CHARNEY MARK J ,  YANG BINWEI

IPC: G06F9/30

Abstract: Eine Einrichtung und ein Verfahren zum Multiplizieren von gepackten reellen und imaginären Komponenten von komplexen Zahlen. Zum Beispiel umfasst eine Ausführungsform eines Prozessors Folgendes: einen Decoder zum Decodieren eines ersten Befehls zum Erzeugen eines decodierten Befehls; ein erstes Quellregister zum Speichern einer ersten Vielzahl von gepackten reellen und imaginären Datenelementen; ein zweites Quellregister zum Speichern einer zweiten Vielzahl von gepackten reellen und imaginären Datenelementen; eine Ausführungsschaltung zum Ausführen des decodierten Befehls, die Ausführungsschaltung umfassend: eine Multipliziererschaltung zum Auswählen von reellen und imaginären Datenelementen im ersten Quellregister und zweiten Quellregister zum Multiplizieren, wobei die Multipliziererschaltung jedes ausgewählte imaginäre Datenelement im ersten Quellregister mit einem ausgewählten reellen Datenelement im zweiten Quellregister multipliziert, und zum Multiplizieren jedes ausgewählten reellen Datenelements im ersten Quellregister mit einem ausgewählten imaginären Datenelement im zweiten Quellregister zum Erzeugen einer Vielzahl von imaginären Produkten, eine Addiererschaltung zum Addieren eines ersten Teilsatzes der Vielzahl von imaginären Produkten zum Erzeugen eines ersten temporären Ergebnisses und zum Addieren eines zweiten Teilsatzes der Vielzahl von imaginären Produkten zum Erzeugen eines zweiten temporären Ergebnisses; eine Akkumulationsschaltung zum Kombinieren des ersten temporären Ergebnisses mit ersten Daten aus einem Zielregister zum Erzeugen eines ersten Endergebnisses und zum Kombinieren des zweiten temporären Ergebnisses mit zweiten Daten aus dem Zielregister zum Erzeugen eines zweiten Endergebnisses und zum Speichern des ersten Endergebnisses und des zweiten Endergebnisses zurück in das Zielregister.

公开(公告)号：SG11201704324VA

公开(公告)日：2017-07-28

申请号：SG11201704324V

申请日：2015-11-25

Applicant: INTEL CORP

Inventor： OULD-AHMED-VALL ELMOUSTAPHA ,  VALENTINE ROBERT ,  CORBAL JESUS ,  CHARNEY MARK J ,  SOLE GUILLEM ,  ESPASA ROGER

IPC: G06F9/30

Abstract: Apparatus, method, and system for performing a vector bit gather are describe herein. One embodiment of a processor includes: a first vector register storing one or more source data elements, a second vector register storing one or more control elements, and a vector bit gather logic. Each of the control elements includes a plurality of bit fields, each of which is associated with a plurality of corresponding bit positions in a destination vector register and is to identify a bit from the one or more corresponding source data element to be copied to each of the plurality of corresponding bit positions. The vector bit shuffle logic is to read the bit fields from the second vector register and, for each bit field, to identify a bit from the source data elements and responsively copy it to each of the plurality of corresponding bit positions in the destination vector register.

公开(公告)号：SG11201704300TA

公开(公告)日：2017-07-28

申请号：SG11201704300T

申请日：2015-11-24

Applicant: INTEL CORP

Inventor： OULD-AHMED-VALL ELMOUSTAPHA ,  HUGHES CHRISTOPHER J ,  VALENTINE ROBERT ,  GIRKAR MILIND B ,  IDO HIDEKI ,  WU YOUFENG ,  WANG CHENG

IPC: G06F9/30 ,  G06F9/38

Abstract: Systems, methods, and apparatuses for data speculation execution (DSX) are described. In some embodiments, a hardware apparatus for performing DSX comprises a hardware decoder to decode an instruction, the instruction to include an opcode and an operand to store a portion of a fallback address, execution hardware to execute the decoded instruction to initiate a data speculative execution (DSX) region by activating DSX tracking hardware to track speculative memory accesses and detect ordering violations in the DSX region, and storing the fallback address.

公开(公告)号：SG11201704243UA

公开(公告)日：2017-07-28

申请号：SG11201704243U

申请日：2015-11-23

Applicant: INTEL CORP

Inventor： JHA ASHISH ,  VALENTINE ROBERT ,  OULD-AHMED-VALL ELMOUSTAPHA

IPC: G06F9/30 ,  G06F12/02

Abstract: An apparatus and method for performing vector index loads and stores. For example, one embodiment of a processor comprises: a vector index register to store a plurality of index values; a mask register to store a plurality of mask bits; a vector register to store a plurality of vector data elements loaded from memory; and vector index load logic to identify an index stored in the vector index register to be used for a load operation using an immediate value and to responsively combine the index with a base memory address to determine a memory address for the load operation, the vector index load logic to load vector data elements from the memory address to the vector register in accordance with the plurality of mask bits.

公开(公告)号：GB2513970B

公开(公告)日：2016-03-09

申请号：GB201403976

申请日：2014-03-06

Applicant: INTEL CORP

Inventor： VALENTINE ROBERT ,  OULD-AHMED-VALL ELMOUSTAPHA

IPC: G06F9/355 ,  G06F9/30

Abstract: A processor of an aspect includes a plurality of packed data registers. The processor also includes a unit coupled with the packed data registers. The unit is operable, in response to a limited range vector memory access instruction. The instruction is to indicate a source packed memory indices, which is to have a plurality of packed memory indices, which are to be selected from 8-bit memory indices and 16-bit memory indices. The unit is operable to access memory locations, in only a limited range of a memory, in response to the limited range vector memory access instruction. Other processors are disclosed, as are methods, systems, and instructions.

公开(公告)号：DE112013003741T5

公开(公告)日：2015-09-10

申请号：DE112013003741

申请日：2013-06-14

Applicant: INTEL CORP

Inventor： HUGHES CHRISTOPHER J ,  CHARNEY MARK J ,  TOLL BRET L ,  CORBAL JESUS ,  GIRKAR MILIND B ,  VALENTINE ROBERT ,  OULDAHMED-VALL ELMOUSTAPHA

IPC: G06F9/30 ,  G06F12/02

Abstract: Systeme, Vorrichtungen und Verfahren zum Durchführen einer Datenübertragung in einem Computerprozessor als Antwort auf einen in einen einzigen Vektor gepackten Übertragungsbefehl, der einen Quellenschreibmaskenoperanden, einen Zielvektor-Registeroperanden und einen Opcode umfasst. In manchen Ausführungsformen werden die Daten des Quellenschreibmaskenregisters vor dem Übertragen nullextendiert.

公开(公告)号：DE112013005416T5

公开(公告)日：2015-07-30

申请号：DE112013005416

申请日：2013-06-30

Applicant: INTEL CORP

Inventor： TOLL BRET L ,  GIRKAR MILIND B ,  HUGHES CHRISTOPHER ,  OULD-AHMED-VALL ELMOUSTAPHA ,  VALENTINE ROBERT ,  CORBAL JESUS ,  CHARNEY MARK J

IPC: G06F9/38 ,  G06F9/30

Abstract: Befehle und eine Logik stellen eine SIMD-Adressenkonflikt-Detektionsfunktionalität bereit. Einige Ausführungsformen umfassen Prozessoren mit einem Register mit einer variablen Anzahl von Datenfeldern, wobei jedes der Datenfelder einen Versatz für ein Datenelement in einem Speicher speichern soll. Ein Zielregister hat entsprechende Datenfelder, wobei jedes dieser Datenfelder eine variable zweite Anzahl von Bits speichern soll, um eine Konfliktmaske mit einem Maskenbit für jeden Versatz zu speichern. Als Antwort auf die Decodierung eines Vektorkonfliktbefehls vergleichen Ausführungseinheiten den Versatz in jedem Datenfeld mit jedem niedrigerwertigen Datenfeld, um zu bestimmen, ob sie einen übereinstimmenden Versatz tragen, und setzen in entsprechenden Konfliktmasken in dem Zielregister jegliche Maskenbits, die einem niedrigerwertigen Datenfeld entsprechen, das einen übereinstimmenden Versatz aufweist. Eine Vektoradressenkonfliktdetektion kann mit Elementen variabler Größe verwendet werden und zum Erzeugen von Konfliktmasken verwendet werden, um Abhängigkeiten in Sammeln-Modifizieren-Verteilen-SIMD-Operationen zu lösen.

公开(公告)号：GB2520860A

公开(公告)日：2015-06-03

申请号：GB201501047

申请日：2013-06-14

Applicant: INTEL CORP

Inventor： HUGHES CHRISTOPHER J ,  CHARNEY MARK J ,  CORBAL JESUS ,  GIRKAR MILIND B ,  OULD-AHMED-VALL ELMOUSTAPHA ,  TOLL BRET L ,  VALENTINE ROBERT

IPC: G06F9/30

Abstract: Systems, apparatuses, and methods of performing in a computer processor broadcasting data in response to a single vector packed broadcasting instruction that includes a source writemask register operand, a destination vector register operand, and an opcode. In some embodiments, the data of the source writemask register is zero extended prior to broadcasting.

公开(公告)号：GB2514885A

公开(公告)日：2014-12-10

申请号：GB201404575

申请日：2014-03-14

Applicant: INTEL CORP

Inventor： OULD-AHMED-VALL ELMOUSTAPHA ,  VALENTINE ROBERT

IPC: G06F9/30

Abstract: Embodiments of systems, methods and apparatuses for execution a VPBZHI instruction are described. The execution of a VPBZHI causes, on a per data element basis of a second source, a zeroing of bits higher (more significant) than a starting point in the data element. The starting point is defined by the contents of a data element in a first source. The resultant data elements are stored in a corresponding data element position of a destination.

公开(公告)号：DE102014003706A1

公开(公告)日：2014-09-18

申请号：DE102014003706

申请日：2014-03-13

Applicant: INTEL CORP

Inventor： OULD-AHMED-VALL ELMOUSTAPHA ,  VALENTINE ROBERT

IPC: G06F9/345 ,  G06F9/38

Abstract: Ein Prozessor eines Aspekts enthält mehrere Packdatenregister. Der Prozessor enthält außerdem eine Einheit, die mit den Packdatenregistern gekoppelt ist. Die Einheit ist betriebsfähig, in Reaktion auf eine bereichsbegrenzte Vektorspeicherzugriffsinstruktion. Die Instruktion soll einen quellengepackten Speicherindex anzeigen, der mehrere gepackte Speicherindizes aufweisen soll, die aus 8-Bit-Speicherindizes und 16-Bit-Speicherindizes ausgewählt werden sollen. Die Einheit ist dafür geeignet, auf Speicherorte in nur einem begrenzten Bereich eines Speichers in Reaktion auf die bereichsbegrenzte Vektorspeicherzugriffsinstruktion zuzugreifen. Es werden noch andere Prozessoren offenbart, wie auch Verfahren, Systeme und Instruktionen.