公开(公告)号：KR20200136457A

公开(公告)日：2020-12-07

申请号：KR20207030664

申请日：2019-03-26

Applicant: XILINX INC

Inventor： FARLEY BRENDAN ,  ERDMANN CHRISTOPHE ,  MCGRATH JOHN E ,  VAZ BRUNO MIGUEL

IPC: H03M1/12 ,  H03M1/06 ,  H03M1/08 ,  H03M1/10

Abstract: 시간스큐조정회로(800)는인터리빙방식 ADC(210)의복수의채널들(CH1-CH4)로부터입력신호(201)의일련의샘플들(V(t))을수신하기위한입력을포함한다. 제1 뺄셈기(802)는수신된일련의샘플들(V(t))에서연속샘플들(V(t), V(t+1)) 간의거리들(ΔV)을계산하고, 복수의평균회로들(8300-8304)은인터리빙방식 ADC(210)의각각의쌍의채널들(CH1-CH2, CH2-CH3, CH3-CH4, CH4-CH1)로부터의연속샘플들(|ΔVt1-t2|, |ΔVt2-t3|, |ΔVt3-t4|, |ΔVt4-t1|) 간의거리의평균에각각대응하는복수의제1 평균거리들(μ(ΔVt1-t2), μ(ΔVt2-t3), μ(ΔVt3-t4), μ(ΔVt4-t1))을계산한다. 시간스큐검출회로(802, 803, 804, 810, 820, 830)는제1 평균거리들(μ(ΔVt1-t2), μ(ΔVt2-t3), μ(ΔVt3-t4), μ(ΔVt4-t1)) 각각을복수의채널들(μ(ΔV))로부터의연속샘플들간의거리들의평균과비교함으로써각각의쌍들의채널들(CH1-CH2, CH2-CH3, CH3-CH4, CH4-CH1) 사이의각각의시간스큐들(α(-Δt1+Δt2), α(-Δt2+Δt3), α(-Δt3+Δt4), α(-Δt4+Δt1))을계산한다. 발산제어회로(840)는입력신호(201)와연관된나이퀴스트구역(NZ_Select) 및제1 평균거리들(μ(ΔVt1-t2), μ(ΔVt2-t3), μ(ΔVt3-t4), μ(ΔVt4-t1))에적어도부분적으로기초하여시간스큐들(α(-Δt1+Δt2), α(-Δt2+Δt3), α(-Δt3+Δt4), α(-Δt4+Δt1))의정확도를결정한다.

公开(公告)号：KR20200127241A

公开(公告)日：2020-11-10

申请号：KR20207028653

申请日：2019-03-11

Applicant: XILINX INC

Inventor： ZHUANG YI ,  LIN WINSON ,  NAMKOONG JINYUNG ,  IM HSUNG JAI ,  CHEN STANLEY Y

IPC: H03L7/08 ,  G06F1/06 ,  H03K19/0175 ,  H03K19/20 ,  H03L7/081 ,  H04L7/00 ,  H04L7/033

Abstract: 집적회로에서신호를수신하기위한회로가설명된다. 회로는, 입력데이터신호를수신하도록구성된샘플러(202) - 샘플러는샘플링된데이터및 복원된클록을생성함 -; 샘플링된데이터및 복원된클록을수신하고위상보간기코드를생성하도록구성된클록및 데이터복원회로(204); 및위상보간기코드를수신하도록구성된위상보간기(206)를포함하며, 여기서위상보간기는클록사이클에대해생성된위상보간기코드에기반하여클록사이클동안다수의위상보간기제어신호들을생성한다.

公开(公告)号：KR20180053314A

公开(公告)日：2018-05-21

申请号：KR20187008097

申请日：2016-09-09

Applicant: XILINX INC

Inventor： GAIDE BRIAN C ,  YOUNG STEVEN P ,  KAVIANI ALIREZA S

IPC: H03K19/177 ,  H03K19/173

CPC classification number: H03K19/17728 ,  H03K19/1737 ,  H03K19/17776

Abstract: 예에서, 프로그래머블집적회로(IC)를위한구성가능논리소자는, 제1 입력및 제1 출력, 그리고제1 입력과제1 출력사이에연결된제1 합논리(312-0) 및제1 자리올림논리(310-0)를포함하는제1 룩업테이블(LUT)(302-0); 제2 입력및 제2 출력, 그리고제2 입력과제2 출력사이에연결된제2 합논리(312-1)를포함하는제2 LUT(302-1); 및제1 및제2 LUT에각각연결된제1 및제2 캐스케이드멀티플렉서(322-0, 322-1)를포함하고, 제2 캐스케이드멀티플렉서의입력이제1 LUT에서의제1 자리올림논리의출력에연결된다.

公开(公告)号：KR20180008625A

公开(公告)日：2018-01-24

申请号：KR20177035954

申请日：2016-05-11

Applicant: XILINX INC

Inventor： BIELICH LUIS E ,  NERTNEY ROBERT E

IPC: G06F9/50 ,  G06F11/10 ,  G06F12/02 ,  G06F12/06 ,  G06F12/0888 ,  G06F12/0897 ,  G06F12/126 ,  G06F13/16 ,  H03K19/00 ,  H03K19/177

CPC classification number: H03K19/1776 ,  G06F9/5016 ,  G06F11/1064 ,  G06F12/0292 ,  G06F12/0615 ,  G06F12/0811 ,  G06F12/084 ,  G06F12/0864 ,  G06F12/0888 ,  G06F12/0897 ,  G06F12/10 ,  G06F12/126 ,  G06F13/1694 ,  G06F21/79 ,  G06F2212/1044 ,  G06F2212/206 ,  G06F2212/2515 ,  G06F2212/6042 ,  H03K19/0008

Abstract: 프로그램가능한 IC(integrated circuit)(100)에서의메모리의관리를위한접근법은, 프로그램가능한 IC의메모리어드레스공간의어드레스들의제1 서브세트가프로그램가능한 IC의물리적메모리에연관되게, 프로그램가능한 IC의메모리맵(400)을구성하는단계(602)를포함한다. 메모리맵은메모리어드레스공간의어드레스들의제2 서브세트가가상메모리블록(112)에연관되게추가로구성된다(602). 프로그램가능한 IC의캐시메모리의적어도일 부분은어드레스들의제2 서브세트에대해락킹된다(608, 612, 616).

Abstract translation: 对于eseoui存储器IC（集成电路）（100）的可能的管理程序的方法，所述程序使与可编程IC的物理存储器，可编程集成电路的存储器映射相关联的可能的IC的地址的存储器地址空间的第一子集 （步骤602）。 存储器映射进一步被配置602以将存储器地址空间的第二地址子集与虚拟存储块112相关联。 可编程IC的高速缓冲存储器的至少一部分针对地址的第二子集（608,612,616）被锁定。

公开(公告)号：KR20200139190A

公开(公告)日：2020-12-11

申请号：KR20207030907

申请日：2019-04-01

Applicant: XILINX INC

Inventor： BILSKI GORAN HK ,  NOGUERA SERRA JUAN J ,  OZGUL BARIS ,  LANGER JAN ,  WALKE RICHARD L ,  WITTIG RALPH D ,  VISSERS KORNELIS A ,  JAMES ROXBY PHILIP B ,  DICK CHRISTOPHER H

IPC: G06F15/78 ,  G06F13/16 ,  G06F13/40 ,  G06F15/173

Abstract: 디바이스는복수의데이터프로세싱엔진들(304)을포함할수 있다. 각각의데이터프로세싱엔진(304)은코어(602) 및메모리모듈(604)을포함할수 있다. 각각의코어(602)는, 동일한데이터프로세싱엔진(304) 내의메모리모듈(604) 및복수의데이터프로세싱엔진들(304) 중적어도하나의다른데이터프로세싱엔진(304) 내의메모리모듈(604)에액세스하도록구성될수 있다.

公开(公告)号：KR20200139178A

公开(公告)日：2020-12-11

申请号：KR20207029828

申请日：2019-03-22

Applicant: XILINX INC

Inventor： BILSKI GORAN H K ,  NOGUERA SERRA JUAN J ,  OZGUL BARIS ,  LANGER JAN ,  CLARKE DAVID ,  DATE SNEHA BHALCHANDRA

IPC: G06F15/80 ,  G06F13/16 ,  G06F13/40

Abstract: IC(integrated circuit)에서 DPE(data processing engine) 어레이(105)를위한예시적인 DPE(110)는, 코어(202); 데이터메모리(208) 및프로그램메모리(206)를포함하는메모리(204) ―프로그램메모리는코어에커플링되며, 데이터메모리는코어에커플링되고, DPE 외부에있는개개의적어도하나의부가코어(202)로의적어도하나의연결(316)을포함함―; 하드웨어동기화회로소자(218) 및 DMA(direct memory access) 회로소자(220)를포함하는지원회로소자 -하드웨어동기화회로소자및 DMA 회로소자각각은데이터메모리에커플링됨-; DMA 회로소자및 코어에커플링된스트리밍인터커넥트(210); 및코어, 메모리및 지원회로소자에커플링된메모리-매핑식인터커넥트(212)를포함한다.

公开(公告)号：KR20180072700A

公开(公告)日：2018-06-29

申请号：KR20187011243

申请日：2016-09-09

Applicant: XILINX INC

Inventor： SCHELLE GRAHAM F ,  YANG YI HUA E ,  JAMES ROXBY PHILIP B ,  SCHUMACHER PAUL R ,  LYSAGHT PATRICK

IPC: G06F17/50 ,  G01R31/317 ,  G01R31/3177

CPC classification number: G01R31/31703 ,  G01R31/3177 ,  G06F17/5022

Abstract: 다양한예시적인구현예들은회로설계들을디버깅하기위한방법들및 회로들에관한것이다. 예시적인구현예에따르면, 동작동안회로설계에의해생산되는한 세트의신호들에대해, 파형데이터가캡처된다(블록 104). 한세트의신호들에대해데이터구조물들이생성되고(블록 110), 데이터구조물들내에신호들에대한파형데이터가저장된다. 한세트의신호들과연관된통신채널들이식별된다(블록 114). 데이터구조물들내에저장되는파형데이터는, 하나이상의통신채널에대한한 세트의신호내의트랜잭션레벨이벤트들의위치를찾기위해분석된다(블록 114). 한세트의트랜잭션레벨이벤트들의위치들을나타내는데이터가컴퓨터시스템에의한출력이다.

公开(公告)号：KR20180070612A

公开(公告)日：2018-06-26

申请号：KR20187013305

申请日：2016-10-06

Applicant: XILINX INC

Inventor： CHAWARE RAGHUNANDAN ,  MAJUMDAR AMITAVA ,  O'ROURKE GLENN ,  SINGH INDERJIT

IPC: H01L25/065 ,  H01L23/00 ,  H01L23/31 ,  H01L23/48 ,  H01L23/538

CPC classification number: H01L23/5385 ,  H01L21/561 ,  H01L21/568 ,  H01L21/6835 ,  H01L22/14 ,  H01L23/3114 ,  H01L23/538 ,  H01L23/5381 ,  H01L23/5384 ,  H01L23/5386 ,  H01L24/03 ,  H01L24/05 ,  H01L24/13 ,  H01L24/16 ,  H01L24/17 ,  H01L24/81 ,  H01L24/92 ,  H01L24/94 ,  H01L24/96 ,  H01L25/0652 ,  H01L25/0655 ,  H01L25/18 ,  H01L2221/68327 ,  H01L2221/68331 ,  H01L2221/68372 ,  H01L2224/03312 ,  H01L2224/0332 ,  H01L2224/0345 ,  H01L2224/03462 ,  H01L2224/12105 ,  H01L2224/131 ,  H01L2224/16145 ,  H01L2224/16227 ,  H01L2224/1703 ,  H01L2224/17051 ,  H01L2224/17181 ,  H01L2224/73204 ,  H01L2224/81191 ,  H01L2224/92 ,  H01L2224/94 ,  H01L2924/14 ,  H01L2924/1431 ,  H01L2924/1434 ,  H01L2924/1461 ,  H01L2924/1515 ,  H01L2924/152 ,  H01L2924/153 ,  H01L2924/15311 ,  H01L2224/03 ,  H01L2924/014 ,  H01L2924/00014 ,  H01L21/78 ,  H01L2221/68304 ,  H01L2224/81 ,  H01L21/56 ,  H01L21/304 ,  H01L2224/11 ,  H01L2221/68381 ,  H01L22/00 ,  H01L2224/1181

Abstract: 다이대 다이상호접속을위해인터커넥트다이(106)를구비한반도체어셈블리, IC 패키지(100), 제조방법, 및 IC 패키지내의신호라우팅방법을제공하는기술이설명된다. 일구현예에있어서, 다이간접속부(108)에의해제1 집적회로(IC) 다이(102) 및제2 IC 다이(102)에결합되는제1 인터커넥트다이(106)를포함하는반도체어셈블리가제공된다. 제1 인터커넥트다이는 IC 다이들사이에신호전송경로를제공하는솔리드스테이트회로(122)를포함한다.

公开(公告)号：KR20180042396A

公开(公告)日：2018-04-25

申请号：KR20187008320

申请日：2016-08-04

Applicant: XILINX INC

Inventor： KIREEV VASSILI

IPC: H03K19/0185 ,  H04L25/06 ,  H04L25/08 ,  H04L25/49 ,  H04L27/04

CPC classification number: H04L25/085 ,  H03K19/018528 ,  H04L25/06 ,  H04L25/4917 ,  H04L27/04

Abstract: 집적회로의송신기에서변조신호를생성하기위한송신기회로가설명된다. 송신기회로는차동(differential) 입력신호를수신하고제1 전류경로의제1 출력노드(310) 및제2 전류경로의제2 출력노드(311)에서차동출력신호를생성하도록구성된멀티플렉싱회로(305)를갖는멀티플렉싱스테이지(302)를포함하고, 멀티플렉싱스테이지는제1 출력노드및 제2 출력노드에서생성된차동출력신호의스윙을증가시키도록구성된이득회로를갖는다. 집적회로의송신기에서변조신호를생성하는방법이또한설명된다.

公开(公告)号：KR20200139714A

公开(公告)日：2020-12-14

申请号：KR20207030487

申请日：2019-04-01

Applicant: XILINX INC

Inventor： ANSARI AHMAD R ,  BURTON FELIX ,  CHEN MING DONG

IPC: G06F11/36 ,  G01R31/317 ,  G01R31/3185 ,  G06F11/267 ,  G06F11/273

Abstract: 회로장치는 SoC(system-on-chip)(102) 상에배치되고스트리밍디버그패킷을수신하고저장하도록구성된하나이상의입력버퍼(312, 314,…, 316)를포함한다. 하나이상의응답버퍼(328, 330,…, 332)도또한 SoC 상에배치된다. 트랜잭션제어회로(318)는 SoC 상에배치되고하나이상의입력버퍼내의각 디버그패킷을처리하도록구성된다. 처리는디버그패킷내의동작코드를디코딩하고, 디버그패킷내의어드레스로부터 SoC 상의다수의서브시스템의서브시스템에서스토리지회로에액세스하기위하여다수의인터페이스회로의인터페이스회로를결정하는것을포함한다. 처리는동작코드에따라스토리지회로에액세스하는요청을인터페이스회로를통하여발행하고, 인터페이스회로로부터수신된응답및 데이터를하나이상의응답버퍼에저장하는것을더 포함한다.