公开(公告)号：KR100665837B1

公开(公告)日：2007-01-09

申请号：KR1020040094435

申请日：2004-11-18

Applicant: 삼성전자주식회사

Inventor： 양향자 ,  김강영

IPC: H01L27/11 ,  H01L21/8244

CPC classification number: H01L27/1104 ,  H01L27/11 ,  Y10S257/903 ,  Y10S257/909

Abstract: 스태틱 타입의 메모리 셀을 갖는 반도체 메모리 장치에서의 라인 배치 구조가 개시되어진다. 그러한 라인 배치 구조는, 상기 메모리 셀에 파워를 공급하기 위한 제1 파워라인을 형성하기 위해 셀 어레이 영역의 제1 방향으로 배치된 제1 금속 배선라인들, 상기 제1 파워라인으로 파워를 공급하기 위한 제2 파워라인을 형성하기 위해 상기 제1 금속 배선라인들의 상부에서 상기 제1금속 배선라인들과는 대체로 직교하는 제2방향으로 배치된 제2 금속 배선라인들, 상기 제2 파워라인으로 파워를 공급하기 위한 제3 파워라인을 형성하기 위해, 상기 제2 금속 배선라인들의 상부에 배치된 제3 금속 배선라인들 및 상기 제3 파워라인으로 파워를 공급하기 위한 제4 파워라인을 형성하기 위해 상기 제3 금속 배선라인들의 상부에 배치된 제4 금속 배선라인들을 구비한다. 그리하여, 본 발명은 다층 구조의 금속 배선라인들을 배치함에 있어서 보다 개선된 파워의 배치 구조를 갖는 반도체 메모리 장치에서의 라인 배치 구조를 제공함으로써, 종래의 다층의 금속층을 갖는 라인 배치 구조에 있어서 발생하는 파워 노이즈 또는 드랍 문제를 감소시키는 효과가 있다.
스태틱 메모리(SRAM), 워드라인, 비트라인, 파워라인, 시그널라인

公开(公告)号：KR1020040078273A

公开(公告)日：2004-09-10

申请号：KR1020030013124

申请日：2003-03-03

Applicant: 삼성전자주식회사

Inventor： 김강영 ,  조욱래 ,  강태경

IPC: H01L27/11

Abstract: PURPOSE: An SRAM device having a strapping region is provided to reduce the off-current of driving transistors and the power consumption by increasing the threshold voltages of the driving transistors. CONSTITUTION: A plurality of cell active regions(101) are formed with the first active region formed on the first well region and the second active region formed on the second well region. An extended part of the second well region is arranged on a strapping region(70). The first and the second gate electrodes(110a,110b) are formed across the first and the second active regions. The first and the second gate electrodes are formed in parallel to each other. A common source region is extended from the second active region between the first and the second gate electrodes. A common source line(120) is electrically connected to the common source region. The common source line is formed across the strapping region. The first ground voltage supply line(130) is formed across the common source line within the strapping region and is electrically connected to the common source line. A well voltage supply line is arranged in one side of the ground line within the strapping region and is electrically connected to the extended part of the second well.

Abstract translation: 目的：提供具有带状区域的SRAM器件，以通过增加驱动晶体管的阈值电压来减小驱动晶体管的截止电流和功耗。 构成：多个单元有源区（101）形成有形成在第一阱区上的第一有源区和形成在第二阱区上的第二有源区。 第二阱区域的延伸部分布置在捆扎区域（70）上。 第一和第二栅极电极（110a，110b）横跨第一和第二有源区域形成。 第一和第二栅电极彼此平行地形成。 公共源极区域从第一和第二栅电极之间的第二有源区延伸。 公共源极线（120）电连接到公共源极区域。 公共源极线跨越捆扎区域形成。 第一接地电压供应线（130）跨越捆扎区域内的公共源极线形成，并且与公共源极线电连接。 阱电压供给线布置在捆扎区域内的接地线的一侧，并且电连接到第二阱的延伸部分。

公开(公告)号：KR1019990042153A

公开(公告)日：1999-06-15

申请号：KR1019970062875

申请日：1997-11-25

Applicant: 삼성전자주식회사

Inventor： 김강영

IPC: G11C16/00

Abstract: 본 발명은 불 휘발성 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 센싱 동작시 비트 라인 및 래치 회로를 디스챠지 시킬 수 있는 페이지 버퍼에 관한 것으로서, 데이터를 저장하기 위한 메모리 셀 어레이와; 선택된 셀의 데이터를 감지하기 위한 페이지 버퍼를 포함하되, 상기 페이지 버퍼는 전류가 챠지되는 감지 라인과; 상기 제 1 노드에 전류를 공급하는 전류 공급 회로와; 상기 감지 라인과 비트 라인을 전기적으로 접속 및 절연시키는 차단 회로와; 상기 비트 라인을 초기화시키기 위한 제 1 초기 회로와; 선택된 셀의 데이터를 저장하는 래치 회로와; 상기 래치 회로를 초기화시키기 위한 제 2 초기 회로와; 상기 래치 회로의 입력을 조절하기 위한 감지 회로를 포함한다. 그러므로 비트 라인과 페이지 버퍼를 충분히 초기화시킨 후, 데이터를 센싱할 수 있다.

公开(公告)号：KR100682538B1

公开(公告)日：2007-02-15

申请号：KR1020060011856

申请日：2006-02-07

Applicant: 삼성전자주식회사

Inventor： 윤민상 ,  손권 ,  정재형 ,  정희찬 ,  최기룡 ,  박병주 ,  김강영

IPC: H01L21/304

Abstract: Semiconductor wafer cleaning equipment and method are provided to improve the yield by removing effectively particles from an upper surface of a semiconductor wafer without the damage of a predetermined pattern and the re-adsorption of the particles using an improved cleaning structure composed of first and second cleaning units. Semiconductor wafer cleaning equipment comprises a wafer stage(132) for supporting a semiconductor wafer(W), a first cleaning unit and a second cleaning unit. The first cleaning unit is used for removing particles from the wafer by spraying a first cleaning solution capable of restraining the wafer from being electrified. The second cleaning unit is used for removing the particles from the wafer spraying a second cleaning solution and vibrating the second cleaning solution. The second cleaning solution is capable of transforming a wafer state into a hydrophilic state.

Abstract translation: 提供半导体晶片清洁设备和方法以通过从半导体晶片的上表面有效去除颗粒而不损坏预定图案并且利用由第一和第二清洁构成的改进的清洁结构再次吸附颗粒来提高产量 单位。 半导体晶片清洁设备包括用于支撑半导体晶片（W）的晶片台（132），第一清洁单元和第二清洁单元。 第一清洁单元用于通过喷洒能够抑制晶片通电的第一清洁溶液来从晶片去除颗粒。 第二清洁单元用于从晶片上除去颗粒，喷洒第二清洁溶液并振动第二清洁溶液。 第二清洁溶液能够将晶片状态转变为亲水状态。

公开(公告)号：KR1020010105945A

公开(公告)日：2001-11-29

申请号：KR1020000027077

申请日：2000-05-19

Applicant: 삼성전자주식회사

Inventor： 김강영 ,  임흥수

IPC: G11C29/00

Abstract: The third stage generator (G3) of a triple effect absorption apparatus may be operated at vapor pressures below 25 psig and more preferably below 15 psig by using a metal salt concentration in the absorption fluid in the third stage generator (G3) of at least 66.5 %, by weight.

Abstract translation: 三效吸收装置的第三级发生器（G3）可以在低于25psig，更优选低于15psig的蒸气压下使用在第三级发生器（G3）中的吸收流体中的金属盐浓度至少为66.5 ％，重量。

公开(公告)号：KR1020000026282A

公开(公告)日：2000-05-15

申请号：KR1019980043758

申请日：1998-10-16

Applicant: 삼성전자주식회사

Inventor： 김강영 ,  최병순

IPC: G11C16/00

Abstract: PURPOSE: A decoder of ROM device having flat cell is provided to decrease a lay-out size and improve an operation speed by decoding external signals and selecting a bit line and a ground line. CONSTITUTION: Decoder blocks(BLOCK0,..,BLOCK7) have a block decoder(100), a word line decoder(200), a word line decoder(200), a ground line decoder(300), a memory cell array(400), and a bit line decoder(500). The block decoder(100) decodes signals(Pi,Qi) inputted from the outside and outputs decoded signals(BKL,RH,RL). The word line decoder(200) activates a word line(WL) corresponding to the memory cell array(400) selected by the block decoder(100). The ground line decoder(300) decodes signals(RH,RL,GS) inputted from the block decoder(100) and outputs a signal(GSL). The memory cell array(400) has memory cells with a plurality of flat cell structure and a plurality of word lines and bit lines. The bit line decoder(500) decodes signals(RH,RL,GS) inputted from the block decoder(100) and outputs a signal(BSL).

Abstract translation: 目的：提供具有扁平单元的ROM装置的解码器，以通过解码外部信号并选择位线和地线来降低布局尺寸并提高操作速度。 构成：解码器块（BLOCK0，...，BLOCK7）具有块解码器（100），字线解码器（200），字线解码器（200），接地线解码器（300），存储单元阵列（400） ）和位线解码器（500）。 块解码器（100）解码从外部输入的信号（Pi，Qi）并输出解码信号（BKL，RH，RL）。 字线解码器（200）激活与由块解码器（100）选择的存储单元阵列（400）相对应的字线（WL）。 接地线解码器（300）解码从块解码器（100）输入的信号（RH，RL，GS）并输出信号（GSL）。 存储单元阵列（400）具有具有多个扁平单元结构和多个字线和位线的存储单元。 位线解码器（500）解码从块解码器（100）输入的信号（RH，RL，GS）并输出信号（BSL）。

公开(公告)号：KR1019970077207A

公开(公告)日：1997-12-12

申请号：KR1019960016521

申请日：1996-05-16

Applicant: 삼성전자주식회사

Inventor： 김강영

IPC: H01L21/28

Abstract: 본 발명은 반도체 장치의 제조에 관한 것으로, 좀 더 구체적으로 반도체 장치의 낸드형 플래시 메모리 구조에서 메모리 모오스 트랜지스터의 플로팅게이트와 제어게이트를 전기적으로 접속시키기 위한 버팅콘택을 형성하는 반도체 장치의 제조 방법에 관한 것으로, 반도체기판상에 필드산화막 및 제1도전막을 순차적으로 형성하는 공정과, 상기 제1도전막상에 제1포토레지스트를 도포하는 공정과, 상기 제1포토레지스트상에 게이트전극 영역을 정의하여 제1포토레지스트 패턴을 형성하는 공정과, 상기 제1포토레지스트 패턴을 마스크로 사용하고, 상기 제1도전막을 식각하여 제1도전막 패턴을 형성하는 공정과, 상기 제1도전막 패턴상에 하부절연막 패턴, 제2도전막 패턴 그리고 상부절연막 패턴을 순차적으로 형성하는 공정과; 상기 상부절연막 패턴을 포함하여 상기 필드산화막상에 제2포토레지스터를 도포하는 공정과; 상기 제2포토레지스상에 버팅콘택홀 영역을 정의하여 제2포토레지스트 패턴을 형성하는 공정과; 상기 제2포토레지스트 패턴을 마스크로 사용하여 상기 상부절연막 패턴 및 상기 제2도전막 패턴을 순차적으로 식각하여 버팅콘택홀을 형성하는 공정과, 상기 상부절연막 패턴 및 상기 버팅콘택홀을 포함하여 상기 필드산화막상에 층간절연막을 형성하는 공정과; 상기 층간절연막상에 제3포토레지스트를 도포하는 공정과; 상기 제2포토레지스트 패턴에 비해 상대적으로 넓은 패턴을 갖는 제2포토레지스트 패턴을 형성하는 공정과, 상기 제3포토레지스트 패턴을 마스크로 사용하고, 상기 층간절연막 및 상기 하부절연막 패턴을 식각하는 공정과, 상기 제3포토레지스트 패턴을 제거하는 공정과, 상기 제1도전막 패턴과 상기 제2도전막 패턴을 전기적으로 접속시키기 위한 버팅콘택용 제3도전막 패턴을 형성하는 공정을 포함한다. 이러한 방법에 의해서, 버팅콘택 영역을 플로팅게이트사에 형성하여 필드산화막이 식각되는 것을 방지할 수 있다. 그리고, 반도체기판이 노출되어 버팅콘택용 도전막과 전기적으로 단락되거나, 또는 후속 이온 주입 공정에서 불순물이 필드산화막 아래에 도핑되어 필드산화막의 절연특성이 저하되는 것을 방지할 수 있다.

公开(公告)号：KR100449269B1

公开(公告)日：2004-12-17

申请号：KR1019970036642

申请日：1997-07-31

Applicant: 삼성전자주식회사

Inventor： 김강영

IPC: G11C16/00

Abstract: PURPOSE: A nonvolatile semiconductor memory device for large integration is provided, which reduces the whole chip area and reduces operation time for erase and program and read operation by reducing loading component of a section line. CONSTITUTION: A common block decoder(210) selects memory blocks. A mat address buffer(220) outputs a mat address signal by receiving an address signal from the external. Section decoders(240,250) decode the address signal inputted from the external and then supply it to selected word lines of each memory block. Switching units(260,320) transfer a voltage applied from the section decoders to the selected word lines. Column decoders(270,280,330,340) select bit lines arranged in a column direction. A charge pump unit(230) supplies a voltage to select the word line to the section decoders. And page buffers(290,300,350,360) store and sense data, and write the data to the memory block or output the data to the external.

公开(公告)号：KR100294447B1

公开(公告)日：2001-09-17

申请号：KR1019980025171

申请日：1998-06-29

Applicant: 삼성전자주식회사

Inventor： 김강영 ,  최병순

IPC: G11C17/06

Abstract: 여기에 개시되는 불 휘발성 반도체 메모리 장치는 복수 개의 그룹들로 나누어진 노어 구조로 된 독출 전용 메모리 셀들의메모리 셀 어레이와; 상기 메모리 셀 그룹들에 각각 대응하는 복수 개의 비트 라인들과; 상기 메모리 셀들 중 하나가 선택될 때 상기 비트 라인들 중, 서로 인접한, 2 개의 대응하는 비트 라인들을 선택하는 비트 라인 선택 회로와; 독출 동작동안에 상기 선택된 비트 라인들 중 하나의 비트 라인으로 데이터 센싱을 위한 감지 전류를 공급하는 회로 및; 상기 독출 동작 동안에 상기 선택된 비트 라인들 중 다른 비트 라인으로 상기 감지 전류와 등량의 바이어스 전류를 공급하는 회로를 포함한다.

公开(公告)号：KR1020010001153A

公开(公告)日：2001-01-05

申请号：KR1019990020195

申请日：1999-06-02

Applicant: 삼성전자주식회사

Inventor： 김강영

IPC: G11C11/407

CPC classification number: G11C8/18

Abstract: PURPOSE: A circuit for detecting address transition within a semiconductor memory device is provided to generates a pulse signal whose output speed is varied due to variation of applied voltage within low applied voltage, and to generates a pulse signal whose output speed is constant regardless of variation of applied voltage within high applied voltage. CONSTITUTION: A circuit for detecting address transition within a semiconductor memory device includes the first inverting circuit, the first node(Node 11), a precharge circuit, a delay circuit(10), a delay selection circuit(40) and a decoding circuit(ND11). The first inverting circuit inverts a sum signal(sum) of detection signals of address transition. Pulse width of the sum signal(sum) is increased and ouputted to the first node(Node 11). When the sum signal(sum) is inactivated, the precharge circuit precharges the first node(Node 11) into a level of applied voltage. In the first delay path, a delay signal whose pulse width is varied according to applied-voltage in a low voltage area. In the second delay path, a delay signal whose pulse width is constant regardless applied-voltage in a high voltage area. The delay selection circuit(40) selects one of the two delay paths according to a level detection signal(PLD) for the applied voltage. The decoding circuit(ND11) outputs a pulse signal(ATDout2) according to a delayed signal from the selected delay path.

Abstract translation: 目的：提供一种用于检测半导体存储器件内的地址转换的电路，以产生一个脉冲信号，其输出速度由于施加电压的低电压下的变化而变化，并且产生无论变化如何，其输出速度恒定的脉冲信号 的施加电压在高施加电压内。 构成：用于检测半导体存储器件内的地址转换的电路包括第一反相电路，第一节点（节点11），预充电电路，延迟电路（10），延迟选择电路（40）和解码电路 ND11）。 第一反相电路反转地址转换的检测信号的和信号（和）。 和信号（sum）的脉冲宽度增加并输出到第一个节点（节点11）。 当和信号（sum）被去激活时，预充电电路将第一节点（节点11）预充电到施加电压的水平。 在第一延迟路径中，脉冲宽度根据低电压区域中的施加电压而变化的延迟信号。 在第二延迟路径中，与高电压区域中的施加电压无关的脉冲宽度恒定的延迟信号。 延迟选择电路（40）根据所施加的电压的电平检测信号（PLD）来选择两个延迟路径中的一个。 解码电路（ND11）根据来自选择的延迟路径的延迟信号输出脉冲信号（ATDout2）。