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    반도체 소자의 제조 방법
    3.
    发明公开
    반도체 소자의 제조 방법 审中-实审
    制造半导体器件的方法

    公开(公告)号：KR1020140140194A

    公开(公告)日：2014-12-09

    申请号：KR1020130060504

    申请日：2013-05-28

    Applicant: 삼성전자주식회사

    Inventor： 조은영 ,  강종훈 ,  김태곤 ,  최한메

    IPC: H01L21/8238 ,  H01L21/336 ,  H01L29/78

    CPC classification number: H01L21/28035 ,  H01L21/2255 ,  H01L21/28061 ,  H01L21/823842 ,  H01L29/66575 ,  H01L29/4916

    Abstract: NMOS 및 PMOS 트랜지스터 전극을 포함하는 반도체 소자의 제조 방법이 제공된다. 상기 반도체 소자의 제조 방법은, 제1 영역과 제2 영역을 포함하는 기판을 제공하고, 상기 기판 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 제1 게이트 전극층을 형성하고, 상기 제1 게이트 전극층 상에 제1 불순물층과 제1 캡핑층을 형성하고, 마스크 패턴을 식각 마스크로 상기 제2 영역의 상기 제1 게이트 전극층의 상면이 노출되도록 상기 제2 영역의 상기 제1 캡핑층과 상기 제1 불순물층을 제거하고, 상기 마스크 패턴을 제거하고, 그리고 상기 제1 영역의 상기 제1 캡핑층 및 상기 제2 영역의 상기 제1 게이트 전극층 상에 제2 불순물층을 형성하는 것을 포함할 수 있다.

    Abstract translation: 提供一种制造包括NMOS和PMOS晶体管电极的半导体器件的方法。 制造半导体器件的方法包括以下步骤：提供包括第一区域和第二区域的衬底; 在所述基板上形成栅极绝缘层; 在所述栅极绝缘层上形成第一栅极电极层; 在所述第一栅电极层上形成第一杂质层和第一覆盖层; 使用掩模图案作为蚀刻掩模，去除第二区域上的第一杂质层和第一覆盖层，以暴露第二区域上的第一栅极电极层的上侧; 以及在第二区域的第一栅极电极层和第一区域的第一覆盖层上形成第二杂质层。

    증착형 소스 가스 및 식각형 소스 가스를 채택하는플라즈마 도우핑 방법
    4.
    发明公开
    증착형 소스 가스 및 식각형 소스 가스를 채택하는플라즈마 도우핑 방법 无效
    采用沉积型气源和蚀刻型气源的等离子体植入方法

    公开(公告)号：KR1020080046823A

    公开(公告)日：2008-05-28

    申请号：KR1020060116324

    申请日：2006-11-23

    Applicant: 삼성전자주식회사

    Inventor： 강종훈 ,  박태서 ,  김미진 ,  최시영

    IPC: H01L21/22 ,  H01L21/265

    Abstract: A plasma doping method for using deposition-type source gas and etch-type source gas is provided to prevent a conductive layer from being etched or a material layer from being deposited on the conductive layer while impurities are implanted into the conductive layer during a plasma ion implantation process by simultaneously or alternately using deposition-type source gas and etch-type source gas during the plasma ion implantation process. Impurities are implanted into a semiconductor substrate(100) by a plasma ion implantation process(10). Deposition-type source gas and etch-type source gas are used in the plasma ion implantation process, and at least one of the deposition-type source gas and the etch-type source gas includes a dopant gas containing impurities. For a first time interval in the plasma ion implantation process, the deposition-type source gas and the etch-type source gas can be supplied simultaneously.

    Abstract translation: 提供了一种用于使用沉积型源气体和蚀刻型源气体的等离子体掺杂方法，以防止导电层被蚀刻或材料层沉积在导电层上，同时在等离子体离子中将杂质注入到导电层中 通过在等离子体离子注入过程期间同时或交替地使用沉积型源气体和蚀刻型源气体进行注入。 通过等离子体离子注入工艺（10）将杂质注入到半导体衬底（100）中。 沉积型源气体和蚀刻型源气体用于等离子体离子注入工艺中，并且沉积型源气体和蚀刻型源气体中的至少一种包括含有杂质的掺杂气体。 对于等离子体离子注入工艺中的第一时间间隔，可以同时提供沉积型源气体和蚀刻型源气体。

    반도체 소자 및 그 제조 방법
    5.
    发明公开
    반도체 소자 및 그 제조 방법 审中-实审
    半导体器件及其制造方法

    公开(公告)号：KR1020140148189A

    公开(公告)日：2014-12-31

    申请号：KR1020130071806

    申请日：2013-06-21

    Applicant: 삼성전자주식회사

    Inventor： 김태곤 ,  강종훈 ,  조은영 ,  최길현 ,  최한메

    IPC: H01L29/78 ,  H01L21/336

    CPC classification number: H01L29/66795 ,  H01L21/2252 ,  H01L29/66803 ,  H01L29/785 ,  H01L29/41791 ,  H01L2029/7858

    Abstract: Provided are a semiconductor device and a method for fabricating the same. The semiconductor device includes a substrate, a fin-type active pattern which protrudes from the substrate, a diffusion layer which includes an impurity formed on the fin-type active pattern, and a punch through stopper diffusion layer which is formed by diffusing the impurity included in the diffusion layer onto the lower part of the fin-type active pattern.

    Abstract translation: 提供半导体器件及其制造方法。 半导体器件包括基板，从基板突出的翅片型有源图案，包括形成在鳍式有源图案上的杂质的扩散层，以及通过使包含的杂质扩散而形成的穿通停止扩散层 在扩散层中的鳍式活性图案的下部。

    반도체 소자의 제조 방법
    6.
    发明公开
    반도체 소자의 제조 방법 审中-实审
    制造半导体器件的方法

    公开(公告)号：KR1020140127713A

    公开(公告)日：2014-11-04

    申请号：KR1020130061113

    申请日：2013-05-29

    Applicant: 삼성전자주식회사

    Inventor： 김태곤 ,  강종훈 ,  안재영 ,  양준규 ,  최한메 ,  황기현

    IPC: H01L21/8247 ,  H01L27/115 ,  H01L21/66 ,  H01L21/265

    CPC classification number: H01L27/11582 ,  H01L21/02362 ,  H01L21/265 ,  H01L21/823487 ,  H01L29/66833 ,  H01L29/7926

    Abstract: 본 발명은 반도체 소자의 제조방법에 대한 것이다. 본 발명에 따른 반도체 소자의 제조방법은, 예비 적층 구조체, 관통홀, 보호막 및 유전막을 형성하고, 채널 패턴, 갭필 패턴 및 콘택 패턴을 형성하고, 오프셋 옥사이드를 형성하고, 및 상기 오프셋 옥사이드를 반응성 가스 클러스터이온빔으로 스캔하는 것을 포함할 수 있다.

    Abstract translation: 本发明涉及半导体器件的制造方法。 根据本发明的制造半导体器件的方法包括：形成预加载结构，通孔，保护层和电介质层; 形成通道图案，间隙填充图案和接触图案; 形成偏移氧化物; 并用反应性气体簇离子束扫描偏移氧化物。

    반도체 소자의 형성 방법
    8.
    发明公开
    반도체 소자의 형성 방법 无效
    制造半导体器件的方法

    公开(公告)号：KR1020100080702A

    公开(公告)日：2010-07-12

    申请号：KR1020090000113

    申请日：2009-01-02

    Applicant: 삼성전자주식회사

    Inventor： 강종훈 ,  박태서 ,  김동찬 ,  김영석 ,  류정도 ,  유종렬 ,  정성훈 ,  최시영 ,  신유균

    IPC: H01L21/336 ,  H01L29/78

    CPC classification number: H01L29/66348 ,  H01L21/02068 ,  H01L21/2253 ,  H01L29/4232

    Abstract: PURPOSE: A methods of fabricating a semiconductor device is provided to reduce the load of counter doping by performing a local doping through a conformal doping. CONSTITUTION: A semiconductor substrate including a cell region(A) and a core / a peri area(B) is prepared. A gate insulating layer(121) is formed on semiconductor substrate. The first undoped polysilicon layer(122) is formed on the gate insulating layer. The first doped polysilicon layer(123) is formed on the first undoped polysilicon film. The first doped polysilicon film is removed so that the first undoped polysilicon film is exposed to the outside. The dopant of the first conductivity type is inserted in a part and cell region of the core / peri area.

    Abstract translation: 目的：提供制造半导体器件的方法，以通过通过共形掺杂进行局部掺杂来减小反向掺杂的负载。 构成：制备包括单元区域（A）和核心/周边区域（B）的半导体基板。 在半导体衬底上形成栅极绝缘层（121）。 第一未掺杂多晶硅层（122）形成在栅极绝缘层上。 第一掺杂多晶硅层（123）形成在第一未掺杂多晶硅膜上。 去除第一掺杂多晶硅膜，使得第一未掺杂多晶硅膜暴露于外部。 第一导电类型的掺杂剂插入芯/周边区域的一部分和单元区域中。

    불순물 손실 방지층을 갖는 플라즈마 불순물 도핑 반도체구조 및 그 제조 방법
    9.
    发明公开
    불순물 손실 방지층을 갖는 플라즈마 불순물 도핑 반도체구조 및 그 제조 방법 无效
    具有眩光防损层的等离子体掺杂半导体器件及其制造方法

    公开(公告)号：KR1020100013898A

    公开(公告)日：2010-02-10

    申请号：KR1020080075638

    申请日：2008-08-01

    Applicant: 삼성전자주식회사

    Inventor： 유종렬 ,  박태서 ,  강종훈 ,  김동찬 ,  류정도 ,  정성훈 ,  최시영 ,  신유균

    IPC: H01L21/22 ,  H01L21/336

    CPC classification number: H01L21/823842 ,  H01L21/823828 ,  H01L27/10873 ,  H01L27/10894

    Abstract: PURPOSE: A plasma doped semiconductor devices having a dopant loss preventive layer and a method for manufacturing the same are provided to improve electrical properties by forming a gate electrode with a impurity loss prevention film after doping a source gas including a silicon component. CONSTITUTION: A gate dielectric layer(110) is formed on a semiconductor substrate(100). An N type gate electrode wiring(135) is formed on the gate dielectric layer. An NMOS area is covered by a photoresist solution mask and PMOS area is opened. The p type impurity is doped on the PMOS area through a plasma doping process. P type impurity plasma doping and plasma doping through a silicon source gas are performed at the same time and P-type impurity loss prevention film(140) is formed. Mask is eliminated and the gate electrode(115) is formed after cleaning.

    Abstract translation: 目的：提供具有掺杂剂损失防止层的等离子体掺杂半导体器件及其制造方法，以在掺杂包括硅成分的源气体之后，通过形成具有杂质损失防止膜的栅电极来改善电性能。 构成：在半导体衬底（100）上形成栅介质层（110）。 在栅极电介质层上形成N型栅电极配线（135）。 NMOS区域被光致抗蚀剂溶液掩模覆盖，并且PMOS区域被打开。 p型杂质通过等离子体掺杂工艺掺杂在PMOS区域上。 通过硅源气体进行P型杂质等离子体掺杂和等离子体掺杂，同时形成P型杂质损失膜（140）。 消除掩模，并且在清洁之后形成栅电极（115）。

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