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公开(公告)号：KR1020160037344A
公开(公告)日：2016-04-06
申请号：KR1020140129348
申请日：2014-09-26
Applicant: 삼성전자주식회사
CPC classification number: H01L43/08 , G11C11/161 , G11C11/1659 , H01L27/228 , H01L43/12
Abstract: 자기기억장치가개시된다. 상기장치는기판상에일체로제공되고복수개의관통홀들을갖는제 1 자성패턴, 상기제 1 자성패턴상에서로이격되어배치되는복수개의제 2 자성패턴들, 상기제 1 자성패턴과상기제 2 자성패턴들사이의터널배리어, 상기제 2 자성패턴들상에각각배치된상부전극들, 및상기관통홀들을통하여상기상부전극들과상기기판을각각전기적으로연결하는복수개의플러그들을포함한다.
Abstract translation: 本发明公开了一种磁存储装置，其特征在于包括：以集成的方式设置在基板上的具有多个贯通孔的第一磁图案; 多个彼此间隔开并布置在第一磁性图案上的第二磁性图案; 第一磁性图案和第二磁性图案之间的隧道势垒; 分别布置在第二磁性图案上的上电极; 和多个插头，并且通过穿透孔电连接上部电极和基板。 本发明的目的是提供具有高可靠性的存储器件。
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公开(公告)号：KR100722787B1
公开(公告)日：2007-05-30
申请号：KR1020050033872
申请日：2005-04-25
Applicant: 삼성전자주식회사
IPC: H01L27/105 , H01L21/28
CPC classification number: H01L23/485 , H01L27/105 , H01L27/11502 , H01L27/11507 , H01L27/11509 , H01L28/55 , H01L28/65 , H01L2924/0002 , H01L2924/00
Abstract: 단순화된 구조를 가지면서도 향상된 전기적 특성을 갖는 반도체 장치 및 그 제조 방법이 개시된다. 반도체 기판을 셀 영역과 주변 회로 영역으로 구분한 후, 셀 영역에 복수의 제1 게이트 구조물들을 형성하고, 주변 회로 영역에 적어도 하나의 게이트 구조물을 형성한다. 셀 영역의 제1 게이트 구조물들 사이에 제1 콘택 영역 및 제2 콘택 영역들 형성한 후, 셀 영역 및 주변 회로 영역 상에 보호층을 형성한다. 보호층 상에 적어도 하나의 층간 절연막을 형성한 다음, 적어도 하나의 층간 절연막을 관통하여 제1 및 제2 콘택 영역과 주변 회로 영역의 게이트 구조물 및 반도체 기판에 각기 접촉되며 서로 상이한 높이를 갖는 복수의 콘택들을 형성한다.
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公开(公告)号：KR1020060111918A
公开(公告)日：2006-10-31
申请号：KR1020050033872
申请日：2005-04-25
Applicant: 삼성전자주식회사
IPC: H01L27/105 , H01L21/28
CPC classification number: H01L23/485 , H01L27/105 , H01L27/11502 , H01L27/11507 , H01L27/11509 , H01L28/55 , H01L28/65 , H01L2924/0002 , H01L2924/00
Abstract: A semiconductor device is provided to improve an electrical characteristic while having a simplified structure by including a protection member without forming a pad. A conductive structure is formed on a semiconductor substrate(100), including contact regions(127,130) and gate structures(124,125,126). A protection member is formed on the gate structures. An insulation layer is formed on the protection member. A plurality of contacts penetrate the insulation layer to directly come in contact with the contact regions and the semiconductor substrate, having different heights. The protection member includes a material having different etch selectivity from that of the insulation layer.
Abstract translation: 提供半导体器件以通过在不形成衬垫的情况下包括保护构件而具有简化的结构来改善电特性。 在包括接触区域（127,130）和栅极结构（124,125,126）的半导体衬底（100）上形成导电结构。 保护构件形成在栅极结构上。 在保护构件上形成绝缘层。 多个触点穿过绝缘层直接与具有不同高度的接触区域和半导体衬底接触。 保护构件包括与绝缘层的蚀刻选择性不同的材料。
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公开(公告)号：KR102212556B1
公开(公告)日：2021-02-08
申请号：KR1020140135745
申请日：2014-10-08
Applicant: 삼성전자주식회사
Abstract: 본발명의실시예에따른반도체장치는, 복수의메모리셀들을구성하며기판상에서로이격되어배치되는제1 영역들, 및각각의제1 영역들을둘러싸도록배치되며제1 영역들과전기적으로절연되는제2 영역을포함하는제1 자성층, 제1 자성층상에배치되는터널배리어층, 및터널배리어층상에배치되는제2 자성층을포함한다.
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公开(公告)号：KR1020160042300A
公开(公告)日：2016-04-19
申请号：KR1020140135745
申请日：2014-10-08
Applicant: 삼성전자주식회사
CPC classification number: H01L27/228 , G11C11/161 , H01L43/10
Abstract: 본발명의실시예에따른반도체장치는, 복수의메모리셀들을구성하며기판상에서로이격되어배치되는제1 영역들, 및각각의제1 영역들을둘러싸도록배치되며제1 영역들과전기적으로절연되는제2 영역을포함하는제1 자성층, 제1 자성층상에배치되는터널배리어층, 및터널배리어층상에배치되는제2 자성층을포함한다.
Abstract translation: 根据本发明的实施例，一种半导体器件包括：第一磁性层，包括形成多个存储单元的第一区域，并且在衬底上彼此间隔开;第二区域，布置成围绕每个第一区域;以及 与第一区域电绝缘; 布置在所述第一磁性层上的隧道势垒层; 以及布置在隧道势垒层上的第二磁性层。 本发明的目的是提供具有改善的可靠性的半导体器件。
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Patent Agency Ranking
公开(公告)号：KR1020080051623A
公开(公告)日：2008-06-11
申请号：KR1020060123086
申请日：2006-12-06
Applicant: 삼성전자주식회사
CPC classification number: H01L21/76877 , B82Y40/00 , H01L21/31116 , H01L21/31144 , H01L21/76829 , H01L21/76871
Abstract: A method for manufacturing a semiconductor integrated circuit device and a semiconductor integrated circuit device by the same are provided to prevent the damage of a catalytic layer by using a buffer layer as an etch stop layer. A lower wire(210), a catalytic layer(220), and a buffer layer(230) are formed in turn on a semiconductor substrate(100). An interlayer dielectric(310) is formed to cover the buffer layer. A contact hole(320) is formed to pass through the interlayer dielectric and to expose a partial upper surface of the buffer layer. The buffer layer exposed by the contact hole is removed to expose the catalytic layer. A carbon nano tube is grown from the catalytic layer exposed by the contact hole to gap-fill the contact hole. The contact hole is formed by performing a dry etching process using the buffer layer as an etch stop layer. The dry etching is performed by using etching gas having an etch selectivity of the interlayer dielectric greater than the buffer layer.
Abstract translation: 提供一种用于制造半导体集成电路器件的方法及其半导体集成电路器件，以通过使用缓冲层作为蚀刻停止层来防止催化剂层的损坏。 依次在半导体衬底（100）上形成下导线（210），催化层（220）和缓冲层（230）。 形成层间电介质（310）以覆盖缓冲层。 形成接触孔（320）以通过层间电介质并露出缓冲层的部分上表面。 由接触孔暴露的缓冲层被去除以暴露催化层。 从由接触孔暴露的催化剂层生长碳纳米管，以间隙填充接触孔。 通过使用缓冲层作为蚀刻停止层进行干蚀刻工艺来形成接触孔。 通过使用具有比缓冲层大的层间绝缘膜的蚀刻选择性的蚀刻气体来进行干蚀刻。
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公开(公告)号：KR102245834B1
公开(公告)日：2021-04-30
申请号：KR1020140129348
申请日：2014-09-26
Applicant: 삼성전자주식회사
Abstract: 자기기억장치가개시된다. 상기장치는기판상에일체로제공되고복수개의관통홀들을갖는제 1 자성패턴, 상기제 1 자성패턴상에서로이격되어배치되는복수개의제 2 자성패턴들, 상기제 1 자성패턴과상기제 2 자성패턴들사이의터널배리어, 상기제 2 자성패턴들상에각각배치된상부전극들, 및상기관통홀들을통하여상기상부전극들과상기기판을각각전기적으로연결하는복수개의플러그들을포함한다.
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公开(公告)号：KR1020170039430A
公开(公告)日：2017-04-11
申请号：KR1020150138538
申请日：2015-10-01
Applicant: 삼성전자주식회사
Abstract: 반도체소자및 그의형성방법이제공된다. 상기반도체소자는자기터널접합구조체, 상기자기터널접합구조체상에위치하는중간전극및 상기중간전극상에위치하는상부전극을포함할수 있다. 상기중간전극은상기자기터널접합구조체와동일한측면프로파일을갖는하부영역및 상기상부전극과동일한측면프로파일을갖는상부영역을포함할수 있다.
Abstract translation: 提供了一种半导体器件及其形成方法。 半导体器件可以包括磁隧道结结构，位于磁隧道结结构上的中间电极以及位于中间电极上的上电极。 中间电极可以包括具有与磁隧道结结构相同的侧面轮廓的下部区域和具有与上部电极相同的侧面轮廓的上部区域。
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