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公开(公告)号：KR100532503B1
公开(公告)日：2005-11-30
申请号：KR1020040006980
申请日：2004-02-03
Applicant: 삼성전자주식회사
IPC: H01L21/762
CPC classification number: H01L21/76224
Abstract: 덴트 현상을 억제하고 고전압 산화막의 손상을 방지할 수 있게 하는 쉘로우 트렌치 소자 분리막 형성 방법을 개시한다. 본 발명에 따른 쉘로우 트렌치 소자 분리막의 형성 방법은, 반도체 기판에 STI 트렌치를 형성하는 단계와, 상기 STI 트렌치 측벽을 포함한 전면 상에 제 1 산화막을 형성하는 단계와, 상기 제 1 산화막 상에 실리콘 질화막으로 된 STI 라이너를 형성하는 단계와, 상기 STI 트렌치를 매립하도록 상기 STI 라이너 상에 1차 트렌치 매립용 산화막을 형성하는 단계와, 상기 1차 트렌치 매립용 산화막에 대해 습식 에치백 공정을 실시하는 단계와, 상기 습식 에치백 공정에 의해 노출된 상기 STI 라이너를 라디칼을 이용하여 산화시키는 단계와, 상기 STI 트렌치를 완전히 매립하도록 2차 트렌치 매립용 산화막을 형성하는 단계를 포함한다.
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公开(公告)号：KR100464862B1
公开(公告)日：2005-01-06
申请号：KR1020020045897
申请日：2002-08-02
Applicant: 삼성전자주식회사
IPC: H01L21/31
CPC classification number: H01L21/02129 , H01L21/02271 , H01L21/02315 , H01L21/02337 , H01L21/31625 , H01L21/76826 , H01L21/76829 , H01L21/76837
Abstract: A method of manufacturing a semiconductor device by which a generation of a void is prevented after depositing an interlayer dielectric material. First, a plurality of conductive patterns are formed on a substrate and then, a capping insulation layer is formed on the conductive patterns. The capping insulation layer is treated with plasma, and an interlayer dielectric material is deposited on the plasma treated capping insulation layer. The dependency of the interlayer dielectric on the type of material and form of an underlying layer is reduced to improve a gap-filling characteristic, especially for a gap having a high aspect ratio. An improved gap-filling characteristic is accomplished and the formation of all or substantially all of the voids from forming in a gap is prevented even though an interlayer dielectric is deposited under a conventional deposition conditions.
Abstract translation: 一种制造半导体器件的方法，通过该方法在沉积层间介电材料之后防止产生空隙。 首先，在基板上形成多个导电图案，然后在导电图案上形成覆盖绝缘层。 覆盖绝缘层用等离子体处理，并且层间介电材料沉积在等离子体处理的覆盖绝缘层上。 层间电介质对材料类型和底层形式的依赖性被降低以改善间隙填充特性，特别是对于具有高纵横比的间隙。 即使在常规沉积条件下沉积层间电介质，也完成了改进的间隙填充特性，并且防止了在间隙中形成全部或基本全部空隙的形成。
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公开(公告)号：KR101616045B1
公开(公告)日：2016-04-28
申请号：KR1020090112188
申请日：2009-11-19
Applicant: 삼성전자주식회사
IPC: H01L21/8242
CPC classification number: H01L27/10817 , H01L27/10852 , H01L28/91
Abstract: 본발명의사상은 OCS 구조의커패시터를포함한반도체소자에있어서, 셀에지(cell edge) 부분에서발생하는커패시터쓰러짐또는뜯김현상을방지할수 있는반도체소자, 그반도체소자를포함한전기전자장치, 및그 반도체소자형성방법을제공한다. 그반도체소자제조방법은셀 영역이정의된반도체기판전면으로몰드산화막(mold oxide layer)을형성하는단계; 상기몰드산화막상에인장응력이소정값보다높고습식식각에내성이강한재질로지지대막을형성하는단계; 상기몰드산화막및 지지대막을식각하여, 상기반도체기판상에형성된도전층을노출시키는복수개의홀을형성하는단계; 상기홀 내벽으로도전성물질을도포하여복수개의실린더형하부전극을형성하는단계; 상기지지대막을소정패턴으로식각하여, 띠(stripe) 형태를가지고인접하는상기하부전극들사이를연결하는복수개의커패시터지지대를형성하는단계; 및상기하부전극상으로유전체막및 상부전극을형성하는단계;를포함한다.
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公开(公告)号：KR1020160011290A
公开(公告)日：2016-02-01
申请号：KR1020140091964
申请日：2014-07-21
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/66545 , H01L21/02362 , H01L21/76829 , H01L21/76832 , H01L21/76834 , H01L29/51 , H01L29/511 , H01L29/512 , H01L29/513 , H01L29/517 , H01L29/66636 , H01L29/78 , H01L2029/7858 , H01L29/7813
Abstract: 본발명은반도체장치및 이의제조방법에관한것으로, 보다구체적으로, 활성패턴이제공된기판; 상기활성패턴을가로지르는게이트전극; 및상기게이트전극상의게이트캡핑구조체를포함할수 있다. 상기게이트캡핑구조체는서로다른특성을갖는 2개이상의게이트캡핑패턴들을포함하므로, 콘택플러그들을효과적으로자기정렬(self-align) 시킬수 있음과동시에소자의동작속도및 특성을개선할수 있다.
Abstract translation: 半导体器件及其制造方法技术领域本发明涉及半导体器件及其制造方法。 更具体地说，本发明包括：提供活性图案的基板; 设置在所述有源图案之上的栅电极; 以及栅电极上的栅极封装结构。 栅极封盖结构包括彼此具有不同性质的至少两个栅极封盖图案，因此，在改善半导体器件的操作速度和特性的同时，以自对准方式有效地形成接触插塞。
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Patent Agency Ranking
公开(公告)号：KR1020080069430A
公开(公告)日：2008-07-28
申请号：KR1020070007133
申请日：2007-01-23
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L45/1658 , G11C13/0004 , G11C13/0069 , G11C2013/008 , G11C2213/35 , H01L45/06 , H01L45/12 , H01L45/1233 , H01L45/126 , H01L45/143 , H01L45/144 , H01L45/1675 , H01L45/1683
Abstract: A phase change memory device and a method for forming the same are provided to form an adhesive pattern which is made of a carbon containing material between a heater electrode and a phase change pattern for minimizing stress resulting from temperature change, thereby obtaining high bonding force of the electrode and the patterns. A phase change memory device comprises a heater electrode(206) on a substrate(200), a phase change pattern(310b), and an adhesive pattern(308b). The adhesive pattern is placed between the heater electrode and the phase change pattern and is made of a carbon containing material. An interlayer insulating layer(202) is placed on the substrate. The heater electrode is placed in an opening(204) passing through the interlayer insulating layer. A wiring(220'') is placed on the interlayer insulating layer.
Abstract translation: 提供相变存储器件及其形成方法，以形成由加热器电极和相变图案之间的含碳材料制成的粘合剂图案，用于使由温度变化引起的应力最小化，从而获得高粘合力 电极和图案。 相变存储器件包括在衬底（200）上的加热电极（206），相变图案（310b）和粘合剂图案（308b）。 粘合剂图案放置在加热器电极和相变图案之间，并由含碳材料制成。 在衬底上放置层间绝缘层（202）。 加热电极放置在通过层间绝缘层的开口（204）中。 布线（220“）被放置在层间绝缘层上。
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公开(公告)号：KR1020070018275A
公开(公告)日：2007-02-14
申请号：KR1020050072776
申请日：2005-08-09
Applicant: 삼성전자주식회사
IPC: H01L21/8242 , H01L27/105
Abstract: 커패시터의 제조 방법에서, 기판 상에 몰드막을 형성하고 상기 몰드막을 부분적으로 제거하여 상기 기판 상의 커패시터 형성 영역을 노출하는 개구부를 형성한다. 이어서, 상기 개구부의 프로파일을 따라 스페이서막을 형성하고, 상기 스페이서막을 부분적으로 제거하여 상기 개구부의 측면 상에 스페이서들을 형성한 후, 상기 스페이서들 상에 하부 전극, 유전막 및 상부 전극을 순차적으로 형성한다. 따라서 충분한 크기로 개구부를 형성한 후 개구부 내에 스페이서를 형성함으로써, 스토로지 노드 전극의 유효 면적을 확장시키고 커패시터의 축적 용량을 증대시킬 수 있다.
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公开(公告)号：KR1020060030752A
公开(公告)日：2006-04-11
申请号：KR1020040079614
申请日：2004-10-06
Applicant: 삼성전자주식회사
IPC: H01L21/8242 , H01L27/108
CPC classification number: H01L27/10852 , H01L27/10817 , H01L28/91
Abstract: 디램 셀 캐패시터 제조방법에 있어서, 하부전극을 두껍게 형성하여 캐패시터의 하부의 좁은 부위를 채워 하부를 두껍게 형성한 후 습식식각을 통하여 에치백(etch-back)하여 하부전극 밑부분을 리키지(leakage)가 없는 구조를 형성한다. 특히, 제1 층간 절연막과 식각 방지막 등의 식각율 차이로 인한 하부전극과 콘택패드 연결 개구부가 좁게 형성되어 하부전극 형성 후 캐패시터 유전막과 상부전극 형성이 어렵게 되어 발생되는 리키지(leakage)를 하부전극을 두껍게 형성함으로서 개선할 수 있다.
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公开(公告)号：KR1020050078897A
公开(公告)日：2005-08-08
申请号：KR1020040006980
申请日：2004-02-03
Applicant: 삼성전자주식회사
IPC: H01L21/762
CPC classification number: H01L21/76224
Abstract: 덴트 현상을 억제하고 고전압 산화막의 손상을 방지할 수 있게 하는 쉘로우 트렌치 소자 분리막 형성 방법을 개시한다. 본 발명에 따른 쉘로우 트렌치 소자 분리막의 형성 방법은, 반도체 기판에 STI 트렌치를 형성하는 단계와, 상기 STI 트렌치 측벽을 포함한 전면 상에 제 1 산화막을 형성하는 단계와, 상기 제 1 산화막 상에 실리콘 질화막으로 된 STI 라이너를 형성하는 단계와, 상기 STI 트렌치를 매립하도록 상기 STI 라이너 상에 1차 트렌치 매립용 산화막을 형성하는 단계와, 상기 1차 트렌치 매립용 산화막에 대해 습식 에치백 공정을 실시하는 단계와, 상기 습식 에치백 공정에 의해 노출된 상기 STI 라이너를 라디칼을 이용하여 산화시키는 단계와, 상기 STI 트렌치를 완전히 매립하도록 2차 트렌치 매립용 산화막을 형성하는 단계를 포함한다.
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公开(公告)号：KR1020040001299A
公开(公告)日：2004-01-07
申请号：KR1020020036448
申请日：2002-06-27
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: PURPOSE: A method for forming a contact of a semiconductor device is provided to be capable of securing the margin between contact holes and improving the productivity of the semiconductor device. CONSTITUTION: The first and the second insulating layers(105,120) are sequentially formed at the upper portion of a substrate(100). At this time, the first and the second insulating layer have the first and the second etching ratio for an isotropic etching process, respectively. A plurality of first opening portions are formed at the resultant structure by sequentially carrying out an anisotropic etching process at the second and the first insulating layers for partially exposing the substrate. The second opening portions(140) are formed at the resultant structure by carrying out an isotropic etching process at each first opening portion. Then, the second opening portions are filled with conductive material.
Abstract translation: 目的：提供一种用于形成半导体器件的接触的方法，以能够确保接触孔之间的裕度并提高半导体器件的生产率。 构成：第一和第二绝缘层（105,120）依次形成在基板（100）的上部。 此时，第一绝缘层和第二绝缘层分别具有用于各向同性蚀刻工艺的第一和第二蚀刻比。 通过在第二绝缘层和第一绝缘层上依次进行各向异性蚀刻工艺，在所得到的结构上形成多个第一开口部分，以部分地暴露衬底。 通过在每个第一开口部分执行各向同性蚀刻工艺，在所得结构处形成第二开口部分（140）。 然后，第二开口部分填充有导电材料。
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