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    상변화 메모리 소자 및 그 제조 방법법
    3.
    发明公开
    상변화 메모리 소자 및 그 제조 방법법 无效
    相变存储器件及其制造方法

    公开(公告)号：KR1020090103609A

    公开(公告)日：2009-10-01

    申请号：KR1020080029324

    申请日：2008-03-28

    Applicant: 삼성전자주식회사

    Inventor： 박정희 ,  하용호 ,  강명진 ,  박두환 ,  권현숙

    IPC: H01L27/115 ,  H01L21/8247

    CPC classification number: H01L45/06 ,  H01L21/76229 ,  H01L45/1233 ,  H01L45/143 ,  H01L45/144

    Abstract: PURPOSE: A phase change memory device and a manufacturing method thereof are provided to prevent damage due to etching of a phase change material layer. CONSTITUTION: A first electrode(410) is formed inside a first insulation layer(400) formed on a semiconductor substrate(100), and penetrates the first insulation layer. A plurality of trenches is extended into a first direction in order to expose the first electrode. A mold insulation layer having the trenches is formed on the first insulation layer. A phase change material layer(600) is formed on the mold insulation layer, is filled in the trenches, and is commonly connected with the first electrode. A second electrode line pattern(700) is formed on the phase change material layer, and is extended into a second direction different from the first direction.

    Abstract translation: 目的：提供一种相变存储器件及其制造方法，以防止相变材料层的蚀刻造成的损伤。 构成：第一电极（410）形成在形成在半导体衬底（100）上的第一绝缘层（400）内，并穿透第一绝缘层。 为了露出第一电极，多个沟槽延伸到第一方向。 具有沟槽的模具绝缘层形成在第一绝缘层上。 在模具绝缘层上形成相变材料层（600），填充在沟槽中，并与第一电极共同连接。 第二电极线图案（700）形成在相变材料层上，并且延伸到与第一方向不同的第二方向。

    ＧｅＢｉＴｅ막을 상변화 물질막으로 채택하는 상변화 기억 셀, 이를 구비하는 상변화 기억소자, 이를 구비하는 전자 장치 및 그 제조방법
    4.
    发明公开
    ＧｅＢｉＴｅ막을 상변화 물질막으로 채택하는 상변화 기억 셀, 이를 구비하는 상변화 기억소자, 이를 구비하는 전자 장치 및 그 제조방법 有权
    相变型存储器单元作为相变材料层，相变存储器件，包括其的电子系统及其制造方法

    公开(公告)号：KR1020070111896A

    公开(公告)日：2007-11-22

    申请号：KR1020060045298

    申请日：2006-05-19

    Applicant: 삼성전자주식회사

    Inventor： 구봉진 ,  하용호 ,  박두환 ,  박정희 ,  고한봉

    IPC: H01L27/115 ,  H01L21/8247

    CPC classification number: H01L45/144 ,  G11C11/5678 ,  G11C13/0004 ,  G11C2213/72 ,  G11C2213/79 ,  H01L27/2409 ,  H01L27/2436 ,  H01L27/2463 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/1625

    Abstract: A phase change memory cell is provided to reduce remarkably a reset current and a program speed of the phase change memory cell by applying an undoped GeBiTe film, a doped GeBiTe film or a doped GeTe film as a phase change material layer. An isolation layer(53) is formed on semiconductor substrate(51) of a first conductive type to define a active region of a line shape. A word line(WL) of a second conductive type is formed by implanting a first and a second conductive impurities. A lower interlayer dielectric(55) is formed. A cell diode hole(55h) exposing the word line partially is formed by patterning the interlayer dielectric. An n type semiconductor(57n) and a p type semiconductor(57p) are formed within the cell diode hole. A cell diode electrode(59) is formed on a surface of the p type semiconductor. A lower electrode(63) is formed within the cell diode hole. A phase change material layer and an upper electrode layer are formed sequentially. A phase change material pattern(65) and an upper electrode(67) are formed sequentially by patterning the phase change material layer and the upper electrode layer. The lower electrode, the phase change material and the upper electrode constitute a phase change resistor(RP'). An upper interlayer dielectric(69), a bit line contact hole(69h) and a bit line(71) are formed on the substrate including the phase change resistor.

    Abstract translation: 提供相变存储单元，通过施加未掺杂的GeBiTe膜，掺杂GeBiTe膜或掺杂GeTe膜作为相变材料层，显着地减少相变存储单元的复位电流和编程速度。 隔离层（53）形成在第一导电类型的半导体衬底（51）上，以限定线形的有源区。 通过注入第一和第二导电杂质形成第二导电类型的字线（WL）。 形成下层间绝缘膜（55）。 通过图案化层间电介质来形成部分暴露字线的单元二极管孔（55h）。 在单元二极管孔内形成n型半导体（57n）和p型半导体（57p）。 在p型半导体的表面上形成单元二极管电极（59）。 下电极（63）形成在电池二极管孔内。 顺序地形成相变材料层和上部电极层。 通过相变材料层和上电极层的图案化，顺序地形成相变材料图案（65）和上电极（67）。 下电极，相变材料和上电极构成相变电阻器（RP'）。 在包括相变电阻器的基板上形成上层间电介质（69），位线接触孔（69h）和位线（71）。

    상변화 메모리 장치 및 그 제조 방법
    5.
    发明公开
    상변화 메모리 장치 및 그 제조 방법 失效

    公开(公告)号：KR1020060016418A

    公开(公告)日：2006-02-22

    申请号：KR1020040064844

    申请日：2004-08-17

    Applicant: 삼성전자주식회사

    Inventor： 하용호 ,  구봉진 ,  이지혜 ,  배준수

    IPC: H01L27/115

    CPC classification number: H01L45/06 ,  H01L27/2436 ,  H01L45/1233 ,  H01L45/126 ,  H01L45/128 ,  H01L45/143 ,  H01L45/144 ,  H01L45/1675

    Abstract: 상변화 메모리 장치 및 그 제조 방법에서, 상변화 메모리 장치는 반도체 기판에 게이트, 제1 불순물 영역 및 제2 불순물 영역을 포함하는 트랜지스터와, 상기 트랜지스터의 제1 불순물 영역과 접속하는 배선 라인과, 상기 트랜지스터의 제2 불순물 영역에 접속하는 하부 전극과, 상기 하부 전극 상에 형성되고 제1 상변화 물질로 이루어지는 프로그래밍층 패턴과, 상기 프로그래밍층 패턴상에 형성되고, 상기 제1 상변화 물질에 비해 열전도도가 낮은 도전성 물질로 이루어지는 단열층 패턴 및 상기 단열층 패턴 상에 형성되는 상부 전극을 포함한다. 상기 상변화 메모리 장치는 상기 단열층 패턴을 구비함으로서 열손실이 최소화되어 동작 특성이 향상된다.

    증착 장치 및 방법
    6.
    发明公开
    증착 장치 및 방법 失效
    用于制造集成电路的沉积装置

    公开(公告)号：KR1020060008090A

    公开(公告)日：2006-01-26

    申请号：KR1020040057760

    申请日：2004-07-23

    Applicant: 삼성전자주식회사

    Inventor： 구봉진 ,  호리이 ,  박순오 ,  이장은 ,  하용호

    IPC: H01L21/205

    CPC classification number: C23C14/165 ,  C23C14/046 ,  C23C14/35 ,  C23C14/50

    Abstract: 본 발명은 GST막과 같은 상변화 물질막을 웨이퍼에 증착하는 장치로, 상기 장치는 기판 지지부, 타겟, 그리고 자석 부재가 설치된 공정 챔버를 가진다. 기판 지지부는 웨이퍼를 기구적인 방법으로 지지하며, 기판과 접촉되는 부분은 질화 알루미늄을 재질로 하여 이루어진다. 상술한 구조로 인해 웨이퍼 상에서 불균일한 필드가 형성되는 것이 방지되며, 웨이퍼의 전체 영역에서 증착 두께와 증착 물질의 조성비가 균일하다.
    GST, 스퍼터, 타겟, 고정부재, 상변화 물질막

    상변화 기억 셀 및 그 제조 방법
    7.
    发明公开
    상변화 기억 셀 및 그 제조 방법 失效
    相转移记忆体及其形成薄电极的制备方法

    公开(公告)号：KR1020040076554A

    公开(公告)日：2004-09-01

    申请号：KR1020030017237

    申请日：2003-03-19

    Applicant: 삼성전자주식회사

    Inventor： 하용호 ,  김현조 ,  이지혜

    IPC: H01L27/10

    CPC classification number: H01L45/06 ,  H01L27/2436 ,  H01L45/122 ,  H01L45/1273 ,  H01L45/144 ,  H01L45/1666

    Abstract: PURPOSE: A phase transition memory cell and a fabricating method thereof are provided to reduce the power consumption by forming a thin lower electrode and reducing a contact region. CONSTITUTION: A transistor includes a source region(61s',61s") connected to a source contact, a drain region(61d) connected to a drain contact, and a gate electrode(57a,57b). A variable resistor includes the first electrode, the second electrode, and a phase transition material layer inserted therebetween. The second electrode includes an upper end, a lower end, and a sidewall. The phase transition material layer is used for covering a part of the sidewall of the second electrode. The second electrode is electrically connected to one of the source contact and the drain contact.

    Abstract translation: 目的：提供一种相变存储单元及其制造方法，通过形成薄的下电极并减少接触区域来降低功耗。 构成：晶体管包括连接到源极触点的源极区域（61s'，61s“），连接到漏极接触的漏极区域（61d）和栅极电极（57a，57b），可变电阻器包括第一电极 ，第二电极和插入其间的相变材料层，第二电极包括上端，下端和侧壁，相变材料层用于覆盖第二电极的侧壁的一部分， 第二电极电连接到源极触点和漏极触点之一。

    반도체 소자 및 그 제조 방법
    8.
    发明公开
    반도체 소자 및 그 제조 방법 审中-实审
    半导体器件及其制造方法

    公开(公告)号：KR1020150000267A

    公开(公告)日：2015-01-02

    申请号：KR1020130072504

    申请日：2013-06-24

    Applicant: 삼성전자주식회사

    Inventor： 이혜란 ,  강상범 ,  김재중 ,  박문규 ,  송재열 ,  이준희 ,  하용호 ,  현상진

    IPC: H01L29/78 ,  H01L21/336

    CPC classification number: H01L27/0886 ,  H01L21/823821 ,  H01L21/845 ,  H01L27/0924 ,  H01L27/1211 ,  H01L29/165 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/66545 ,  H01L29/42356 ,  H01L21/76831 ,  H01L29/7802

    Abstract: 반도체 소자가 제공된다. 반도체 소자는, 제1 영역과 제2 영역을 포함하는 기판 및 상기 제1 영역 상에 형성된 제1 폭의 제1 게이트 전극 및 상기 제2 영역 상에 형성된 상기 제1 폭과 다른 제2폭의 제2 게이트 전극을 포함하되, 상기 제1 게이트 전극은, 상기 제1 영역 상에 형성된 제1 트렌치를 포함하는 제1 게이트 절연막과, 상기 제1 게이트 전극의 일함수를 조절하고, 상기 제1 절연막 상에 상기 제1 트렌치를 채우도록 형성된 제1 기능막을 포함하고, 상기 제2 게이트 전극은, 상기 제2 영역 상에 각각 형성된 제2 트렌치를 포함하는 제2 게이트 절연막과, 상기 제2 게이트 전극의 일함수를 조절하며, 상기 제2 절연막 상에 형성되고 상기 제2 트렌치보다 작은 제3 트렌치를 포함하는 제2 기능막과, 상기 제3 트렌치를 채우도록 형성된 게이트 메탈을 포함한다.

    Abstract translation: 本发明提供能够提高栅极性能的半导体器件。 根据本发明的半导体器件包括：衬底，其包括第一区域和第二区域，形成在第一区域上的第一宽度的第一栅极电极和形成在第二区域上的第二宽度的第二栅极电极， 第二个地区。 其中，第二宽度与第一宽度不同。 第一栅极包括第一栅极绝缘层，其包括形成在第一区域上的第一沟槽和控制第一栅电极的功函数并形成在第一绝缘层上以填充第一沟槽的第一功能层 。 第二栅电极包括第二栅极绝缘层，其包括形成在第二区域上的第二沟槽，第二功能层，其控制第二栅电极的功函数，并且包括形成在第二绝缘层上的第三沟槽 并且小于第二沟槽，以及填充第三沟槽的栅极金属部分。

    다중 전극막을 갖는 상전이 메모리소자 제조방법
    10.
    发明公开
    다중 전극막을 갖는 상전이 메모리소자 제조방법 无效
    用于制造具有多电极的相变存储器件的方法

    公开(公告)号：KR1020100070155A

    公开(公告)日：2010-06-25

    申请号：KR1020080128769

    申请日：2008-12-17

    Applicant: 삼성전자주식회사

    Inventor： 박두환 ,  조성래 ,  하용호 ,  박정희 ,  강명진

    IPC: H01L21/8247 ,  H01L27/115

    CPC classification number: H01L45/06 ,  H01L45/1233 ,  H01L45/143 ,  H01L45/144 ,  H01L45/1666 ,  H01L45/1683

    Abstract: PURPOSE: A method for manufacturing a phase transition memory device with a multiple electrode layer is provided to minimize the heat from the interface between a lower electrode and a phase transition pattern to the peripheral region by forming a lower electrode made of the multiple layer. CONSTITUTION: An interlayer insulation layer(1200), a mold(115) and a preliminary electrode are formed on a substrate(1010). The interlayer insulation layer and the mold face each other. The preliminary electrode is positioned between the interlayer insulation layer and the mold. A first electrode(110) is formed by etching the preliminary electrode and then a gap is formed between the first insulation layer and the mold. A second electrode(120) is formed to fill the gap. The phase transition pattern is formed on the second electrode.

    Abstract translation: 目的：提供一种用于制造具有多电极层的相变存储器件的方法，用于通过形成由多层制成的下电极来使从下电极和相转变图案之间的界面到外围区域的热量最小化。 构成：在基板（1010）上形成层间绝缘层（1200），模具（115）和预备电极。 层间绝缘层和模具相互面对。 预备电极位于层间绝缘层和模具之间。 通过蚀刻预备电极形成第一电极（110），然后在第一绝缘层和模具之间形成间隙。 形成第二电极（120）以填充间隙。 在第二电极上形成相变图案。

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