公开(公告)号：KR102229206B1

公开(公告)日：2021-03-18

申请号：KR1020140041160A

申请日：2014-04-07

Applicant: 삼성전자주식회사

Inventor： 라상호 ,  백종민 ,  유우경 ,  안상훈 ,  이내인

IPC: H01L21/768

CPC classification number: H01L23/5226 ,  H01L21/76802 ,  H01L21/7682 ,  H01L21/76843 ,  H01L21/76877 ,  H01L23/5222 ,  H01L23/528 ,  H01L23/53223 ,  H01L23/53266 ,  H01L23/5329 ,  H01L23/53295 ,  H01L21/764 ,  H01L21/76816 ,  H01L21/76837 ,  H01L2924/00 ,  H01L2924/0002

Abstract: 본 발명은 반도체 장치 및 이의 제조 방법을 제공한다. 이 반도체 장치에서는 에어 갭 영역의 바로 위와 바로 아래에는 다른 에어 갭 영역이 존재하지 않아 기계적 특성이 향상될 수 있다.

公开(公告)号：KR102167603B1

公开(公告)日：2020-10-19

申请号：KR1020140001297

申请日：2014-01-06

Applicant: 삼성전자주식회사

Inventor： 유우경 ,  라상호 ,  백종민 ,  안상훈 ,  이내인

IPC: H01L21/28

公开(公告)号：KR1020170065419A

公开(公告)日：2017-06-13

申请号：KR1020160015165

申请日：2016-02-05

Applicant: 삼성전자주식회사

Inventor： 안상훈 ,  백종민 ,  송명근 ,  유우경 ,  조병권 ,  김병희 ,  이내인

IPC: H01L21/768 ,  H01L21/28 ,  H01L21/3205 ,  H01L21/311

Abstract: 반도체장치및 그제조방법이제공된다. 반도체장치의제조방법은, 기판상에형성된유전막에복수의그루브들(grooves)를형성하고, 유전막은복수의그루브들사이에위치한 IMD(Intermetal Dielectic)부를포함하고, 그루브들의각각의측면및 바닥면을따라제1 배리어막(barrier layer)을형성하고, 제1 배리어막상에인터커넥트막(interconnect layer)을형성하고, 인터커넥트막및 제1 배리어막을리세스하고, 리세스된인터커넥트막상에캐핑패턴(capping pattern)을형성하고, IMD부를제1 식각공정에의해식각하고, 이어서 IMD부를캐핑패턴과함께제2 식각공정에의해식각하여, 트렌치를형성하고, 트렌치의측면및 바닥면을따라제2 배리어막을컨포말(conformal)하게형성하는것을포함한다.

Abstract translation: 提供了一种半导体器件及其制造方法。 一种制造半导体器件的方法包括：在形成在衬底上的介电膜中形成多个沟槽，所述介电膜包括位于所述多个沟槽之间的IMD（金属间介电体）部分， 沿第一阻挡膜形成第一阻挡层;在第一阻挡膜上形成互连层;使互连膜和第一阻挡膜凹陷;以及在凹陷互连膜上形成覆盖图案。 通过第一蚀刻工艺蚀刻所述IMD部分，接着通过第二蚀刻工艺用覆盖图案蚀刻所述IMD部分以形成沟槽并且沿着所述沟槽的侧表面和底表面形成第二阻挡膜， 保形。

公开(公告)号：KR1020160067349A

公开(公告)日：2016-06-14

申请号：KR1020140172618

申请日：2014-12-04

Applicant: 삼성전자주식회사

Inventor： 이우진 ,  김병희 ,  안상훈 ,  유우경 ,  백종민 ,  이내인

IPC: H01L21/60 ,  H01L21/28 ,  H01L21/3205 ,  H01L21/31

CPC classification number: H01L21/76807 ,  H01L21/76816 ,  H01L21/76849 ,  H01L21/76885 ,  H01L23/5222 ,  H01L23/53295 ,  H01L2221/1047 ,  H01L21/00 ,  H01L21/28 ,  H01L21/31 ,  H01L21/3205 ,  Y10S148/085

Abstract: 도전구조물형성방법에서, 하부콘택을포함하는대상체를형성한다. 대상체상에저부와상부의막질이상이한무기절연물질을포함하는희생막을인-시투(in-situ) 증착공정을통해형성한다. 희생막을관통하여연장되며적어도일부가하부콘택과전기적으로연결되는도전패턴을형성한다. 희생막의상기상부를제거하여희생막의저부로부터도전패턴을노출시킨다. 희생막의저부상에도전패턴을덮는층간절연막을형성한다.

Abstract translation: 本发明的实施例提供了一种形成具有改善的电特性的导电结构的方法。 该方法包括以下步骤：形成包括下触点的物体; 通过原位沉积工艺在物体上形成包括其下部和上部具有不同膜质量的无机绝缘材料的牺牲层; 形成通过穿过所述牺牲层延伸的导电图案，并且其中至少一部分电连接到所述下触点; 通过去除牺牲层的上部，从牺牲层的下部露出导电图案; 以及在所述牺牲层的下部形成覆盖所述导电图案的层间绝缘层。

公开(公告)号：KR102247918B1

公开(公告)日：2021-05-06

申请号：KR1020140041157

申请日：2014-04-07

Applicant: 삼성전자주식회사

Inventor： 유우경 ,  안상훈 ,  라상호 ,  백종민 ,  이내인

IPC: H01L21/768 ,  H01L21/31

Abstract: 본발명은반도체장치및 이의제조방법을제공한다. 이장치에서는다양한간격의배선들사이에에어갭영역이존재한다.

公开(公告)号：KR1020160057043A

公开(公告)日：2016-05-23

申请号：KR1020140157414

申请日：2014-11-12

Applicant: 삼성전자주식회사

Inventor： 이우진 ,  응우옌,빗하 ,  유우경 ,  윤두성 ,  이현배 ,  김병희 ,  안상훈 ,  유승용 ,  이내인 ,  전호윤

IPC: H01L21/60 ,  H01L21/28 ,  H01L21/56

CPC classification number: H01L21/76832 ,  H01L21/31111 ,  H01L21/31144 ,  H01L21/32134 ,  H01L21/76807 ,  H01L21/76834

Abstract: 반도체장치의제조방법은도전패턴을갖는제1 층간절연막상에제1 식각정지막, 제2 식각정지막, 제2 층간절연막, 및마스크패턴을차례로형성하는것; 상기마스크패턴에노출된상기제2 층간절연막을식각하여, 상기제2 식각정지막을노출시키는개구부를형성하는것; 상기마스크패턴을식각하여, 상기제2 층간절연막의상면을노출시키는것; 및상기제2 식각정지막을식각하여상기제1 식각정지막을노출시키는것을포함하되, 상기제2 식각정지막을식각하는것은상기마스크패턴을식각하는것과동일한식각공정에의해진행될수 있다.

Abstract translation: 本发明涉及半导体器件的制造方法。 制造半导体器件的方法包括以下步骤：在具有导电图案的第一层间电介质上依次形成第一蚀刻停止层，第二蚀刻停止层，第二层间电介质和掩模图案; 通过蚀刻暴露于掩模图案的第二层间电介质形成露出第二蚀刻停止层的孔径部分; 通过蚀刻掩模图案来暴露第二层间电介质的上表面; 以及通过蚀刻所述第二蚀刻停止层来暴露所述第一蚀刻停止层。 蚀刻第二蚀刻停止层并蚀刻掩模图案可以通过相同的蚀刻工艺进行。

公开(公告)号：KR1020150073595A

公开(公告)日：2015-07-01

申请号：KR1020130161485

申请日：2013-12-23

Applicant: 삼성전자주식회사

Inventor： 백종민 ,  라상호 ,  유우경 ,  안상훈 ,  이내인 ,  김기철 ,  이전일

IPC: H01L21/28

CPC classification number: H01L23/53238 ,  H01L21/7682 ,  H01L21/76834 ,  H01L21/7684 ,  H01L21/76843 ,  H01L21/76849 ,  H01L21/76879 ,  H01L21/76883 ,  H01L23/5222 ,  H01L23/5226 ,  H01L23/528 ,  H01L23/53223 ,  H01L23/53266 ,  H01L23/5329 ,  H01L23/53295 ,  H01L2221/1063 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 반도체소자의배선구조물및 그형성방법에서, 배선구조물은기판상에제1 절연막이구비된다. 상기제1 절연막상에는, 금속패턴들및 금속패턴들의측벽및 저면을둘러싸는베리어금속패턴들을포함하는배선패턴들이구비된다. 상기배선패턴들과직접접촉하면서상기배선패턴들상부면을덮고, 하부막에따라성막특성이다른물질을포함하는보호막패턴들이구비된다. 상기배선패턴들사이에고립된에어갭을생성하면서상기보호막패턴상에는제2 절연막이구비된다. 상기반도체소자의배선구조물은에어갭이구비됨으로써기생커패시턴스가감소되고, 금속패턴의손상이감소되어저저항을갖는다.

Abstract translation: 在半导体器件的布线结构及其形成方法中，布线结构包括在基板上的第一绝缘层。 在第一绝缘层上形成有金属图案和阻挡金属图案的围绕金属图案的下侧和侧壁的布线图案。 形成与布线图案直接接触的保护层图案，覆盖布线图案的上侧，并且包括根据下层具有不同膜特性的材料。 在布线图案之间产生隔离的气隙，并且在保护图案上形成第二绝缘层。 半导体器件的布线结构通过包括气隙来减小寄生电容，并且通过减少对金属图案的损伤而具有低电阻。

公开(公告)号：KR1020170072416A

公开(公告)日：2017-06-27

申请号：KR1020150180217

申请日：2015-12-16

Applicant: 삼성전자주식회사

Inventor： 응우옌,빗하 ,  오신다,토마스 ,  백종민 ,  안상훈 ,  김병희 ,  유우경 ,  이내인

IPC: H01L21/768 ,  H01L21/764

CPC classification number: H01L21/7682 ,  H01L21/76802 ,  H01L21/76832 ,  H01L21/76834 ,  H01L21/76843 ,  H01L21/76877 ,  H01L23/5222 ,  H01L23/5226 ,  H01L23/53238 ,  H01L23/53266 ,  H01L23/5329 ,  H01L23/53295

Abstract: 반도체장치는기판; 기판상에배치되며, 개구부들을갖는제1 층간절연막; 상기개구부들내에제공되는도전패턴들; 상기기판의상기제1 영역의상기도전패턴들상에적층된제1 내지제4 절연패턴들; 및상기제4 절연패턴상의제2 층간절연막을포함할수 있다.

Abstract translation: 一种半导体器件包括衬底; 设置在衬底上并具有开口的第一层间绝缘膜; 在开口中提供导电图案; 堆叠在衬底的第一区域的导电图案上的第一至第四绝缘图案; 以及第四绝缘图案上的第二层间绝缘膜。

公开(公告)号：KR1020160032558A

公开(公告)日：2016-03-24

申请号：KR1020140122856

申请日：2014-09-16

Applicant: 삼성전자주식회사

Inventor： 이경우 ,  이우진 ,  김종삼 ,  유우경 ,  이영상 ,  허민

IPC: H01L21/336 ,  H01L21/306

CPC classification number: H01L21/76802 ,  H01L21/31144 ,  H01L21/76804 ,  H01L21/76811 ,  H01L21/76813 ,  H01L21/76814 ,  H01L21/76843 ,  H01L2221/1063

Abstract: 상부배선을형성하기위한트렌치공정에사용되는하드마스크를하부배선이손상되지않도록제거하여, 반도체소자의신뢰성및 성능을개선할수 있는반도체장치제조방법을제공하는것이다. 상기반도체장치제조방법은하부패턴을포함하는기판상에, 층간절연막및 제1 개구부를포함하는하드마스크패턴을순차적으로형성하고, 상기하드마스크패턴을이용하여, 상기층간절연막내에상기하부패턴을노출시키는트렌치를형성하고, 상기트렌치의측벽및 바닥면을따라서형성되는제1 부분과, 상기하드마스크패턴의상면을따라서형성되는제2 부분을포함하는라이너막을형성하고, 상기트렌치내에, 상기라이너막의제2 부분을노출시키는희생패턴을형성하고, 상기희생패턴을이용하여, 상기라이너막의제2 부분과, 상기하드마스크패턴을제거하고, 상기하드마스크패턴을제거한후, 상기희생패턴을제거하여상기라이너막의제1 부분을노출시키는것을포함한다.

Abstract translation: 本发明的目的是提供一种半导体器件的制造方法，其可以通过去除在沟槽工艺中使用的硬掩模来形成上部导线，从而提高半导体器件的可靠性和性能，从而不会损坏下一个 线。 制造半导体器件的方法包括以下步骤：在包括下部图案的衬底上依次形成层间绝缘膜和包括第一孔部的硬掩模图案; 通过使用硬掩模图案形成在层间绝缘膜中暴露下图案的沟槽; 形成包括沿着所述沟槽的侧壁和底板形成的第一部分的衬垫膜，以及沿着所述硬掩模图案的上平面形成的第二部分; 在沟槽中形成暴露衬垫膜的第二部分的牺牲图案; 以及通过使用牺牲图案去除衬垫膜的第二部分和硬掩模图案; 并且在去除硬掩模图案之后，通过去除牺牲图案来暴露衬垫膜的第一部分。

公开(公告)号：KR1020150015812A

公开(公告)日：2015-02-11

申请号：KR1020130091685

申请日：2013-08-01

Applicant: 삼성전자주식회사

Inventor： 라상호 ,  백종민 ,  유우경 ,  안상훈 ,  이내인

IPC: H01L21/31 ,  H01L21/3213 ,  H01L21/28

CPC classification number: H01L23/5283 ,  H01L21/02178 ,  H01L21/02274 ,  H01L21/0228 ,  H01L21/288 ,  H01L21/306 ,  H01L21/3212 ,  H01L21/76802 ,  H01L21/7682 ,  H01L21/76826 ,  H01L21/76829 ,  H01L21/76832 ,  H01L21/76834 ,  H01L21/7684 ,  H01L21/76843 ,  H01L21/76849 ,  H01L21/76871 ,  H01L21/76877 ,  H01L21/76885 ,  H01L23/5222 ,  H01L23/5226 ,  H01L23/53238 ,  H01L23/5329 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

Abstract: Provided is a semiconductor device and a method for fabricating the same. The semiconductor device includes: a metal interconnection formed in a low dielectric layer; and a capping layer which includes a first part covering the upper side of the metal interconnection, and a second part covering the upper side of the low dielectric layer. The chemical composition of the first part of the capping layer may be different from the chemical composition of the second part of the capping layer.

Abstract translation: 提供一种半导体器件及其制造方法。 半导体器件包括：形成在低介电层中的金属互连; 以及封盖层，其包括覆盖金属互连的上侧的第一部分和覆盖低介电层的上侧的第二部分。 覆盖层的第一部分的化学组成可以不同于封盖层的第二部分的化学组成。