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公开(公告)号：KR1020120038280A
公开(公告)日：2012-04-23
申请号：KR1020100099956
申请日：2010-10-13
Applicant: 삼성전자주식회사
IPC: H01L21/8238 , H01L21/02 , H01L21/311 , H01L29/165 , H01L29/417 , H01L29/66 , H01L29/78
CPC classification number: H01L21/823814 , H01L21/02068 , H01L21/31116 , H01L21/823807 , H01L21/823864 , H01L29/165 , H01L29/41775 , H01L29/665 , H01L29/6653 , H01L29/66545 , H01L29/6656 , H01L29/6659 , H01L29/66636 , H01L29/7834 , H01L29/7843 , H01L29/7848
Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to remove a part of a spacer and a mask oxide layer without damaging a silicide layer. CONSTITUTION: A dummy gate pattern is formed on a substrate(100) including an NMOS area(10) and a PMOS area(20). A spacer structure is formed on a sidewall of the gate pattern. A recess region is formed on the exposed substrate of the PMOS area exposed by the spacer structure and the gate pattern. A compression stress pattern(170) is formed in the recess area. A mask oxide layer is formed on the sidewall of the spacer structure.
Abstract translation: 目的：提供半导体器件及其制造方法来去除间隔物的一部分和掩模氧化物层，而不会损坏硅化物层。 构成：在包括NMOS区域（10）和PMOS区域（20）的衬底（100）上形成伪栅极图案。 间隔结构形成在栅极图案的侧壁上。 在由间隔结构和栅极图案露出的PMOS区域的暴露的衬底上形成凹陷区域。 在凹部区域形成有压缩应力图案（170）。 在间隔结构的侧壁上形成掩模氧化物层。
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公开(公告)号：KR1020150077543A
公开(公告)日：2015-07-08
申请号：KR1020130165535
申请日：2013-12-27
Applicant: 삼성전자주식회사
IPC: H01L21/336
CPC classification number: H01L29/66545 , H01L21/28114 , H01L27/0886 , H01L29/42376 , H01L29/4958 , H01L29/4966 , H01L29/66795 , H01L29/7848 , H01L29/785 , H01L29/7851
Abstract: 대체금속게이트전극의높이변화를경감시켜동작성능을향상시킬수 있는반도체장치를제공하는것이다. 상기반도체장치는트렌치를정의하고, 기판상에순차적으로위치하는제1 부분과제2 부분을포함하는게이트스페이서로, 상기제1 부분의내측면은예각인기울기를갖고, 상기제2 부분의내측면은직각또는둔각인기울기를갖는게이트스페이서, 및상기트렌치의적어도일부를채우는게이트전극을포함한다.
Abstract translation: 本发明提供一种半导体器件，其可以通过减少替代金属栅电极的高度的变化来提高操作性能。 半导体器件包括：栅极间隔物，其限定沟槽并且包括依次位于衬底上的第一部分和第二部分，其中第一部分的内表面具有锐角，并且第二部分的内表面具有 直角或钝角; 以及填充沟槽的至少一部分的栅电极。
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公开(公告)号：KR1020150019853A
公开(公告)日：2015-02-25
申请号：KR1020130097254
申请日：2013-08-16
Applicant: 삼성전자주식회사
IPC: H01L21/31 , H01L21/3205
CPC classification number: H01L29/66477 , H01L21/02063 , H01L21/31116 , H01L21/76804 , H01L21/76814 , H01L21/76826 , H01L21/76897 , H01L29/41791 , H01L29/66553 , H01L29/66795 , H01L2221/1063
Abstract: Provided is a method for forming a trench of a semiconductor device. The method for forming a trench of a semiconductor device includes: a step of forming a trench in an oxide film; a step of forming, in a conformal way, a first reaction film along the surface of the trench, in which the first reaction film includes a first area placed in an upper part of the trench and a second area placed in a lower part of the trench; a step of forming a barrier film by reacting a first amount of etching gas to the first area of the first reaction film; and a step of etching the oxide film placed in a lower part of the second area by reacting a second amount of etching gas, which is more than the first amount, to the second area of the first reaction film.
Abstract translation: 提供一种形成半导体器件的沟槽的方法。 形成半导体器件的沟槽的方法包括：在氧化膜中形成沟槽的步骤; 沿着保形方式形成沿着沟槽表面的第一反应膜的步骤，其中第一反应膜包括放置在沟槽的上部的第一区域和放置在沟槽的下部的第二区域 沟; 通过使第一量的蚀刻气体与第一反应膜的第一区域反应形成阻挡膜的步骤; 以及通过使超过第一量的第二量的蚀刻气体与第一反应膜的第二区域反应来蚀刻放置在第二区域的下部的氧化膜的步骤。
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Patent Agency Ranking
公开(公告)号：KR1020120019214A
公开(公告)日：2012-03-06
申请号：KR1020100082485
申请日：2010-08-25
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/7833 , H01L21/30608 , H01L21/823807 , H01L21/823814 , H01L29/165 , H01L29/6656 , H01L29/6659 , H01L29/66636 , H01L29/7848 , H01L21/28255
Abstract: PURPOSE: A semiconductor integrated circuit device is provided to improve driving performance of a transistor by forming an epitaxial layer. CONSTITUTION: A gate structure including a gate dielectric layer(110) and a gate electrode(120) is formed on a substrate(100). A first sidewall spacer(130) is formed on both sidewalls of the gate structure. A second sidewall spacer(140) is formed on the first sidewall spacer. A recess compensating layer(170) is formed between the second sidewall spacer and the substrate. An epitaxial layer(180) is contacted with the recess compensating layer.
Abstract translation: 目的：提供半导体集成电路器件，以通过形成外延层来改善晶体管的驱动性能。 构成：在基板（100）上形成包括栅极介电层（110）和栅电极（120）的栅极结构。 第一侧壁间隔件（130）形成在栅极结构的两个侧壁上。 第二侧壁间隔件（140）形成在第一侧壁间隔件上。 凹陷补偿层（170）形成在第二侧壁间隔物和基底之间。 外延层（180）与凹陷补偿层接触。
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公开(公告)号：KR101746709B1
公开(公告)日：2017-06-14
申请号：KR1020100117666
申请日：2010-11-24
Applicant: 삼성전자주식회사
IPC: H01L21/8238 , H01L21/28 , H01L21/3213 , H01L29/49 , H01L29/66 , H01L29/78
CPC classification number: H01L21/32139 , H01L21/28088 , H01L21/823842 , H01L29/4966 , H01L29/66545 , H01L29/78
Abstract: 금속게이트전극들을갖는반도체소자의제조방법이제공된다. 상기방법은제1 영역및 제2 영역을갖는반도체기판을준비하는것과, 상기반도체기판상에절연막을형성하는것을구비한다. 상기절연막은상기제1 및제2 영역들내에각각배치된제1 그루브및 제2 그루브를갖는층간절연막과상기제1 및제2 그루브들의적어도바닥면들을덮는게이트절연막을구비하도록형성된다. 상기절연막을갖는기판의전면상에적층금속막(laminated metal layer)을형성하고, 상기적층금속막상에비감광성(non-photo sensitivity)을갖는평탄화막을형성한다. 상기평탄화막은상기제1 및제2 그루브들을채우도록형성된다. 상기제1 영역내의상기평탄화막을건식식각공정을사용하여선택적으로제거하여, 상기제1 영역내의상기적층금속막을노출시키고상기제2 영역내의상기적층금속막을덮는평탄화막패턴을형성한다. 상기평탄화막패턴을형성하는동안상기제1 그루브내에제1 평탄화잔여물이형성될수 있다.
Abstract translation: 提供了一种制造具有金属栅电极的半导体器件的方法。 该方法包括制备具有第一区域和第二区域的半导体衬底，以及在半导体衬底上形成绝缘膜。 绝缘膜被形成为包括层间绝缘膜，该层间绝缘膜具有分别设置在第一区域和第二区域中的第一沟槽和第二沟槽以及覆盖第一沟槽和第二沟槽的至少底表面的栅极绝缘膜。 在具有绝缘膜的基板的前表面上形成层压金属层，并且在该层压金属膜上形成具有非光敏性的平坦化膜。 平坦化膜形成为填充第一和第二凹槽。 使用干蚀刻工艺选择性地去除第一区域中的平坦化膜，以暴露第一区域中的层压金属膜，并形成覆盖第二区域中的层压金属膜的平坦化膜图案。 在形成平坦化膜图案期间，可以在第一沟槽中形成第一平坦化残余物。
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公开(公告)号：KR1020120056112A
公开(公告)日：2012-06-01
申请号：KR1020100117666
申请日：2010-11-24
Applicant: 삼성전자주식회사
IPC: H01L21/8238 , H01L21/28 , H01L21/3213 , H01L29/49 , H01L29/66 , H01L29/78
CPC classification number: H01L21/32139 , H01L21/28088 , H01L21/823842 , H01L29/4966 , H01L29/66545 , H01L29/78
Abstract: PURPOSE: A manufacturing method of a semiconductor device which includes metal gate electrodes is provided to completely eliminate an uppermost metal film arranged within a first region using a patterned planarization film as an etching mask, thereby forming first and second metal gates which have different work functions without process failure. CONSTITUTION: A semiconductor substrate(1) which has a first region(A) and a second region(B) is prepared. Gate insulating films(7a,7b) and an inter-layer insulating film(15) are formed on the semiconductor substrate. A laminated metal film(22) is formed on the front surface of the substrate which has the insulating film. A planarization film(23p) without photosensitive properties is formed on the laminated metal film. A planarization film pattern is formed within the second region for covering the laminated metal film.
Abstract translation: 目的：提供一种包括金属栅电极的半导体器件的制造方法，使用图案化的平坦化膜作为蚀刻掩模，完全消除了布置在第一区域内的最上面的金属膜，从而形成具有不同功函数的第一和第二金属栅极 没有过程故障。 构成：制备具有第一区域（A）和第二区域（B）的半导体衬底（1）。 栅极绝缘膜（7a，7b）和层间绝缘膜（15）形成在半导体衬底上。 在具有绝缘膜的基板的前表面上形成层压金属膜（22）。 在层叠的金属膜上形成没有光敏性的平坦化膜（23p）。 在用于覆盖层叠金属膜的第二区域内形成平坦化膜图案。
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公开(公告)号：KR1020170065419A
公开(公告)日：2017-06-13
申请号：KR1020160015165
申请日：2016-02-05
Applicant: 삼성전자주식회사
IPC: H01L21/768 , H01L21/28 , H01L21/3205 , H01L21/311
Abstract: 반도체장치및 그제조방법이제공된다. 반도체장치의제조방법은, 기판상에형성된유전막에복수의그루브들(grooves)를형성하고, 유전막은복수의그루브들사이에위치한 IMD(Intermetal Dielectic)부를포함하고, 그루브들의각각의측면및 바닥면을따라제1 배리어막(barrier layer)을형성하고, 제1 배리어막상에인터커넥트막(interconnect layer)을형성하고, 인터커넥트막및 제1 배리어막을리세스하고, 리세스된인터커넥트막상에캐핑패턴(capping pattern)을형성하고, IMD부를제1 식각공정에의해식각하고, 이어서 IMD부를캐핑패턴과함께제2 식각공정에의해식각하여, 트렌치를형성하고, 트렌치의측면및 바닥면을따라제2 배리어막을컨포말(conformal)하게형성하는것을포함한다.
Abstract translation: 提供了一种半导体器件及其制造方法。 一种制造半导体器件的方法包括：在形成在衬底上的介电膜中形成多个沟槽，所述介电膜包括位于所述多个沟槽之间的IMD（金属间介电体）部分， 沿第一阻挡膜形成第一阻挡层;在第一阻挡膜上形成互连层;使互连膜和第一阻挡膜凹陷;以及在凹陷互连膜上形成覆盖图案。 通过第一蚀刻工艺蚀刻所述IMD部分，接着通过第二蚀刻工艺用覆盖图案蚀刻所述IMD部分以形成沟槽并且沿着所述沟槽的侧表面和底表面形成第二阻挡膜， 保形。
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公开(公告)号：KR101833849B1
公开(公告)日：2018-03-05
申请号：KR1020100099956
申请日：2010-10-13
Applicant: 삼성전자주식회사
IPC: H01L21/8238 , H01L21/02 , H01L21/311 , H01L29/165 , H01L29/417 , H01L29/66 , H01L29/78
CPC classification number: H01L21/823814 , H01L21/02068 , H01L21/31116 , H01L21/823807 , H01L21/823864 , H01L29/165 , H01L29/41775 , H01L29/665 , H01L29/6653 , H01L29/66545 , H01L29/6656 , H01L29/6659 , H01L29/66636 , H01L29/7834 , H01L29/7843 , H01L29/7848
Abstract: 반도체소자및 그제조방법을제공한다. 엔모스영역및 피모스영역을포함하는기판상에게이트패턴을형성하고, 게이트패턴의측벽상에스페이서구조체를형성하고, 게이트패턴및 스페이서구조체에의하여노출된피모스영역의노출된기판에리세스영역을형성할수 있다. 리세스영역에기판위로측벽의일부가노출된압축응력패턴을형성하고, 스페이서구조체의측벽상에마스크산화막을형성할수 있다. 마스크산화막은압축응력패턴의노출된측벽상에형성될수 있다.
Abstract translation: 提供了一种半导体器件及其制造方法。 在包括emmos区域和pmos区域的衬底上形成栅极图案;在栅极图案的侧壁上形成间隔物结构;暴露由栅极图案和间隔物结构暴露的杂质区域的暴露的衬底擦除区域 可以形成。 可以形成其中侧壁的一部分暴露在凹陷区域中的衬底之上的压应力图案，并且可以在间隔件结构的侧壁上形成掩膜氧化物膜。 掩模氧化物膜可以形成在压缩应力图案的暴露的侧壁上。
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