公开(公告)号：KR1020150088172A

公开(公告)日：2015-07-31

申请号：KR1020140154660

申请日：2014-11-07

Applicant: 삼성전자주식회사 ,  서울대학교산학협력단

Inventor： 임하진 ,  김형준 ,  이내인

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/18

CPC classification number: H01L29/7827 ,  H01L29/783

Abstract: 반도체장치및 그제조방법이제공된다. 반도체장치는, Ⅲ족원소와Ⅴ족원소를포함하는반도체기판및 상기반도체기판상의게이트구조체를포함하되, 상기반도체기판은상기게이트구조체하부와접하는제1 영역과상기제1 영역하부의제2 영역을포함하고, 상기제1 영역에서상기Ⅲ족원소의농도는상기Ⅴ족원소의농도보다낮고, 상기제2 영역에서상기Ⅲ족원소의농도는상기Ⅴ족원소의농도와실질적으로동일하다.

Abstract translation: 提供一种半导体器件及其制造方法。 该半导体器件包括：包含III族元素和V族元素的半导体衬底;以及形成在该半导体衬底上的栅极结构，其中半导体衬底包括与栅极结构的下部接触的第一区域，以及位于下部 第一个区域的一部分。 在第一个区域，III族元素的浓度低于V元素的浓度。 在第二区域中，III族元素的浓度与V族元素的浓度大致相同。

公开(公告)号：KR101576203B1

公开(公告)日：2015-12-11

申请号：KR1020100004447

申请日：2010-01-18

Applicant: 삼성전자주식회사

Inventor： 임하진 ,  김명선 ,  정회성 ,  도진호 ,  김원홍 ,  송문균 ,  주대권

IPC: H01L21/8238

CPC classification number: H01L21/823807 ,  H01L29/1037 ,  H01L29/1054 ,  H01L29/66651 ,  H01L29/78

Abstract: 모스트랜지스터들을구비하는반도체소자가제공된다. 상기반도체소자는반도체기판의소정영역에형성되어활성영역을한정하는소자분리막을구비한다. 상기활성영역은 (100) 결정면(crystal plane)의중심상면(central top surface) 및상기중심상면으로부터상기소자분리막을향하여연장하는경사진가장자리표면(inclined edge surface)을갖는다. 상기활성영역의상기중심상면및 상기가장자리표면은반도체에피택시얼패턴으로덮여진다. 상기반도체에피택시얼패턴은상기중심상면에평행한 (100) 결정면의평평한상면및 상기평평한상면에실질적으로수직한(perpendicular) 측벽을구비한다. 상기반도체에피택시얼패턴의상부를가로지르도록게이트패턴이배치된다. 상기반도체소자의제조방법들또한제공된다.

公开(公告)号：KR1020120071803A

公开(公告)日：2012-07-03

申请号：KR1020100133494

申请日：2010-12-23

Applicant: 삼성전자주식회사

Inventor： 임하진 ,  박문한 ,  도진호 ,  송문균

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/1054 ,  H01L21/2255 ,  H01L21/26506 ,  H01L29/167 ,  H01L29/4966

Abstract: PURPOSE: A semiconductor device is provided to minimize the increase of a threshold voltage in a semiconductor device by minimizing the non-uniformity of the concentration of a diffusion control element within a channel region. CONSTITUTION: An element isolation pattern defining an active part(103) is formed within a substrate(100). A gate pattern(120) extended across the active part in a second direction is formed on the substrate. The gate pattern includes an inheritance pattern(121a), a first conductive pattern(123a), and a second conductive pattern(125a). A pair of doped regions(107) separated from each other are formed within the active part. An injection region(105) of a diffusion control element is formed within an upper region of the active part.

Abstract translation: 目的：提供一种半导体器件，用于通过使扩散控制元件在沟道区域内的浓度的不均匀性最小化来最小化半导体器件中阈值电压的增加。 构成：在衬底（100）内形成限定有源部分（103）的元件隔离图案。 在基板上形成在第二方向上延伸穿过有源部分的栅极图案（120）。 栅极图案包括继承图案（121a），第一导电图案（123a）和第二导电图案（125a）。 在有源部分内形成彼此分离的一对掺杂区域（107）。 扩散控制元件的注入区域（105）形成在有源部分的上部区域内。

公开(公告)号：KR1020120012705A

公开(公告)日：2012-02-10

申请号：KR1020100074878

申请日：2010-08-03

Applicant: 삼성전자주식회사

Inventor： 임하진 ,  도진호 ,  김원홍 ,  송문균 ,  주대권

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/78 ,  H01L21/28088 ,  H01L21/823842 ,  H01L21/823857 ,  H01L27/10873 ,  H01L27/10894 ,  H01L29/4966

Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to eliminate a remaining part of a diffusion film, thereby improving working speed of a transistor. CONSTITUTION: A gate insulating film including high dielectric materials is arranged on a substrate(100) which includes a first region(I) and a second region(II). A diffusion barrier film including a first metal is arranged on the second region of the gate insulating film. A diffusion film is arranged on the gate insulating film and the diffusion barrier film. The components of the diffusion film are diffused to the first region of the gate insulating film. A remaining portion of the diffusion film is removed. A gate electrode film which includes a second metal is arranged on the diffusion barrier film and the gate insulating film.

Abstract translation: 目的：提供半导体器件及其制造方法以消除扩散膜的剩余部分，从而提高晶体管的工作速度。 构成：包括高介电材料的栅极绝缘膜布置在包括第一区域（I）和第二区域（II）的基板（100）上。 包括第一金属的扩散阻挡膜布置在栅极绝缘膜的第二区域上。 扩散膜设置在栅极绝缘膜和扩散阻挡膜上。 扩散膜的成分扩散到栅极绝缘膜的第一区域。 去除扩散膜的剩余部分。 包括第二金属的栅极电极膜设置在扩散阻挡膜和栅极绝缘膜上。

公开(公告)号：KR1020110135086A

公开(公告)日：2011-12-16

申请号：KR1020100054812

申请日：2010-06-10

Applicant: 삼성전자주식회사

Inventor： 임하진 ,  도진호 ,  김원홍 ,  송문균 ,  주대권

IPC: H01L21/336 ,  H01L21/318 ,  H01L27/092

CPC classification number: H01L21/823857 ,  H01L21/28202 ,  H01L29/518

Abstract: PURPOSE: A semiconductor device and a method of manufacturing the same are provided to suppress the increase of a leakage current and a threshold voltage in an NMOS area while reducing carrier mobility in a PMOS area. CONSTITUTION: In a semiconductor device and a method of manufacturing the same, a gate insulting layer including a high-k dielectric material in a substrate having an NMOS area(I) and a PMOS area(II). A first gate conductive film is formed on the gate insulating layer. A second gate conductive film is formed on the gate insulating layer and the first gate conductive film. First and second gate structures(172,174) are formed in the NMOS and PMOS regions by patterning first and the second gate conductive film and gate insulating layer.

Abstract translation: 目的：提供半导体器件及其制造方法，以抑制NMOS区域中的漏电流和阈值电压的增加，同时降低PMOS区域中的载流子迁移率。 构成：在半导体器件及其制造方法中，在具有NMOS区域（I）和PMOS区域（II）的衬底中包括高k电介质材料的栅极绝缘层。 在栅极绝缘层上形成第一栅极导电膜。 在栅极绝缘层和第一栅极导电膜上形成第二栅极导电膜。 通过图案化第一栅极导电膜和栅极绝缘层，在NMOS和PMOS区域中形成第一和第二栅极结构（172,174）。

公开(公告)号：KR100712523B1

公开(公告)日：2007-04-30

申请号：KR1020050072331

申请日：2005-08-08

Applicant: 삼성전자주식회사

Inventor： 정형석 ,  이종호 ,  임하진 ,  김윤석

IPC: H01L21/8238 ,  H01L21/336 ,  H01L21/31

Abstract: 고유전막을 게이트 절연막으로 사용하는 반도체 소자에서 NMOS 트랜지스터 및 PMOS 트랜지스터에서 각각 이종의 게이트 절연막을 채용하는 반도체 소자 및 그 제조 방법에 관하여 개시한다. 본 발명에 따른 반도체 소자의 제조 방법에서는 제1 도전형 채널을 가지는 제1 MOS 영역과 제1 도전형과 반대인 제2 도전형 채널을 가지는 제2 MOS 영역을 가지는 반도체 기판을 준비한다. 상기 제1 MOS 영역 및 제2 MOS 영역에 제1 고유전막을 형성한다. 상기 제1 고유전막을 어닐링한다. 상기 어닐링된 제1 고유전막 위에 상기 제1 고유전막과는 다른 조성을 가지는 제2 고유전막을 형성한다. 상기 제2 고유전막을 어닐링한다. 상기 제1 MOS 영역 및 제2 MOS 영역 중 선택된 하나의 영역에서 상기 어닐링된 제1 고유전막이 노출되도록 상기 선택된 하나의 영역에서만 상기 제2 고유전막을 선택적으로 제거한다. 상기 제1 고유전막 및 제2 고유전막 위에 게이트 형성용 도전층을 형성한다.
게이트절연막, 고유전막, NMOS, PMOS, ZVt,

Abstract translation: 将描述在使用高介电常数膜作为栅极绝缘膜的半导体器件中的NMOS晶体管和PMOS晶体管中的每一个中采用不同类型的栅极绝缘膜的半导体器件及其制造方法。 在根据本发明的制造半导体器件的方法中，制备具有具有第一导电类型沟道的第一MOS区和具有与第一导电类型相反的第二导电类型沟道的第二MOS区的半导体衬底。 并且在第一MOS区和第二MOS区中形成第一高介电常数膜。 并对第一个高介电常数薄膜进行退火。 在退火的第一高电容率层上形成具有与第一高电容率层不同的组成的第二高电介质常数层。 并且第二高介电常数膜被退火。 仅在选定的一个区域中选择性地去除第二高介电常数层，使得退火的第一高介电常数层暴露在第一MOS区和第二MOS区中选定的一个中。 在第一高介电常数层和第二高介电层上形成用于形成栅极的导电层。

公开(公告)号：KR1020070017756A

公开(公告)日：2007-02-13

申请号：KR1020050072331

申请日：2005-08-08

Applicant: 삼성전자주식회사

Inventor： 정형석 ,  이종호 ,  임하진 ,  김윤석

IPC: H01L21/8238 ,  H01L21/336 ,  H01L21/31

Abstract: 고유전막을 게이트 절연막으로 사용하는 반도체 소자에서 NMOS 트랜지스터 및 PMOS 트랜지스터에서 각각 이종의 게이트 절연막을 채용하는 반도체 소자 및 그 제조 방법에 관하여 개시한다. 본 발명에 따른 반도체 소자의 제조 방법에서는 제1 도전형 채널을 가지는 제1 MOS 영역과 제1 도전형과 반대인 제2 도전형 채널을 가지는 제2 MOS 영역을 가지는 반도체 기판을 준비한다. 상기 제1 MOS 영역 및 제2 MOS 영역에 제1 고유전막을 형성한다. 상기 제1 고유전막을 어닐링한다. 상기 어닐링된 제1 고유전막 위에 상기 제1 고유전막과는 다른 조성을 가지는 제2 고유전막을 형성한다. 상기 제2 고유전막을 어닐링한다. 상기 제1 MOS 영역 및 제2 MOS 영역 중 선택된 하나의 영역에서 상기 어닐링된 제1 고유전막이 노출되도록 상기 선택된 하나의 영역에서만 상기 제2 고유전막을 선택적으로 제거한다. 상기 제1 고유전막 및 제2 고유전막 위에 게이트 형성용 도전층을 형성한다.
게이트절연막, 고유전막, NMOS, PMOS, ZVt,

公开(公告)号：KR100623177B1

公开(公告)日：2006-09-13

申请号：KR1020050006547

申请日：2005-01-25

Applicant: 삼성전자주식회사

Inventor： 이종철 ,  김성태 ,  김영선 ,  유차영 ,  박영근 ,  여재현 ,  김윤석 ,  임하진 ,  최재형 ,  남갑진

IPC: H01L21/8247

CPC classification number: H01L21/022 ,  H01L21/02142 ,  H01L21/02156 ,  H01L21/02175 ,  H01L21/28273 ,  H01L21/3141 ,  H01L21/31604 ,  H01L21/31637 ,  H01L21/31641 ,  H01L21/31645 ,  H01L27/11502 ,  H01L27/11521

Abstract: 높은 유전율을 갖는 유전체 구조물 및 이를 포함하는 불휘발성 반도체 메모리 장치가 개시된다. 기판 상에 터널 산화막 패턴을 형성한 후, 터널 산화막 패턴 상에 플로팅 게이트를 형성한다. 플로팅 게이트 상에 금속 실리콘 산화물로 이루어진 제1 유전층 패턴 및 금속 실리콘 산질화물로 이루어진 제2 유전층 패턴을 포함하는 유전체 구조물을 형성한 다음, 유전체 구조물 상에 컨트롤 게이트를 형성한다. 유전체 구조물이 적어도 하나의 금속 실리콘 산화물층 및 금속 실리콘 산질화물층을 구비하기 때문에, 상기 유전체 구조물은 높은 유전율을 가지면서도 열처리 공정 동안 거의 손상을 입지 않는 우수한 내열성을 가지며, 이러한 유전체 구조물을 구비하는 불휘발성 반도체 메모리 장치는 높은 캐패시턴스 및 낮은 누설 전류 등의 우수한 전기적 특성을 가진다.

公开(公告)号：KR1020050101626A

公开(公告)日：2005-10-25

申请号：KR1020040026690

申请日：2004-04-19

Applicant: 삼성전자주식회사

Inventor： 정형석 ,  이종호 ,  임하진 ,  박재언 ,  김윤석 ,  양종호

IPC: H01L21/31

CPC classification number: H01L21/022 ,  C23C16/402 ,  C23C16/45525 ,  C23C16/45527 ,  C23C16/45529 ,  H01L21/0228 ,  H01L21/02318 ,  H01L21/28185 ,  H01L21/28194 ,  H01L21/3142 ,  H01L21/3143 ,  H01L29/513 ,  H01L29/517 ,  H01L29/518

Abstract: Methods of fabricating high-k dielectric layers having reduced impurities for use in semiconductor applications are disclosed. The methods include the steps of: forming a stacked dielectric layer having a first dielectric layer and a second dielectric layer formed on a semiconductor substrate using an ALD method, in combination with a post-treatment step performed to the stacked dielectric layer. The steps of forming the stacked dielectric layer and performing the post-treatment are repeated at least once, thereby fabricating the high-k dielectric layer.

公开(公告)号：KR1020120133652A

公开(公告)日：2012-12-11

申请号：KR1020110052395

申请日：2011-05-31

Applicant: 삼성전자주식회사

Inventor： 송문균 ,  임하진 ,  박문한 ,  도진호

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L21/823412 ,  H01L21/823807 ,  H01L29/1025

Abstract: PURPOSE: A manufacturing method for a semiconductor device is provided to improve current characteristics by simultaneously performing a fluorine ion injection process and a high pressure thermal process for a channel region of the semiconductor device. CONSTITUTION: Provided is a substrate(100) including an NMOS(N-channel metal oxide semiconductor) region and a PMOS(P-channel metal oxide semiconductor) region. Fluorine(F) ion is injected into an upper side of the substrate. A first gate electrode of the NMOS region and a second gate electrode of the PMOS region are formed on the substrate. A source region and a drain region(107) are formed within respective adjacent substrates on both sides of a first gate electrode and a second gate electrode. High pressure heat treatment is performed using non-oxidative gas on the upper side of the substrate. [Reference numerals] (AA) NMOS region; (BB) PMOS region

Abstract translation: 目的：提供半导体器件的制造方法，通过同时对半导体器件的沟道区域进行氟离子注入工艺和高压热处理来提高电流特性。 构成：提供了包括NMOS（N沟道金属氧化物半导体）区域和PMOS（P沟道金属氧化物半导体）区域的衬底（100）。 将氟（F）离子注入基板的上侧。 在衬底上形成NMOS区的第一栅电极和PMOS区的第二栅电极。 在第一栅电极和第二栅电极的两侧上的各个相邻衬底内形成源极区和漏极区（107）。 在基板的上侧使用非氧化性气体进行高压热处理。 （AA）NMOS区域; （BB）PMOS区