公开(公告)号：KR20210028399A

公开(公告)日：2021-03-12

申请号：KR1020190109422A

申请日：2019-09-04

Applicant: 삼성전자주식회사

Inventor： 송윤흡 ,  남인호

IPC: H01L27/11582 ,  H01L27/1157 ,  H01L27/11575 ,  H01L29/66 ,  H01L29/792

CPC classification number: H01L27/11582 ,  H01L27/1157 ,  H01L27/11575 ,  H01L29/66833 ,  H01L29/792

Abstract: 워드라인 영역의 면적을 감소시키는 3차원 플래시 메모리가 개시된다. 일 실시예에 따르면, 3차원 플래시 메모리는, 기판 상 일 방향으로 연장 형성되는 복수의 메모리 셀 스트링들-상기 복수의 메모리 셀 스트링들 각각은 채널층 및 상기 채널층을 감싸는 전하 저장층을 포함함-; 및 상기 복수의 메모리 셀 스트링들에 대해 수직 방향으로 연결된 채, 각각의 길이가 상층으로 갈수록 순차적으로 짧게 생성되어 단차부들을 형성하는 복수의 워드라인들을 포함하고, 상기 단차부들은, 상층으로 갈수록 각각의 폭이 순차적으로 짧아지는 형상을 갖는 것을 특징으로 한다.

公开(公告)号：KR102230199B1

公开(公告)日：2021-03-19

申请号：KR1020190076372A

申请日：2019-06-26

Applicant: 삼성전자주식회사

Inventor： 송윤흡

IPC: H01L45/00

CPC classification number: H01L45/06 ,  H01L45/1233 ,  H01L45/1253 ,  H01L45/145

Abstract: 공핍층을 적응적으로 결정하는 양방향 2단자 상변화 메모리 소자 및 그 동작 방법이 개시된다. 일 실시예에 따르면, 상변화 메모리 소자는, 제1 전극; 제2 전극; 및 상기 제1 전극 및 상기 제2 전극 사이에 개재되는 상변화 메모리 셀을 포함하고, 상기 상변화 메모리 셀은, 상기 제1 전극 및 상기 제2 전극을 통해 인가되는 전압에 의해 결정 상태가 변화됨에 따라 데이터 저장소로 사용되는 P 타입의 중간층; 및 N 타입의 반도체 물질로 상기 중간층의 양단에 형성되는 상부층과 하부층을 포함하며, 상기 중간층의 결정 상태에 기초하여 상기 중간층, 상기 상부층 또는 상기 하부층 중 어느 하나의 층을 적응적으로 공핍층(Depletion layer)으로 사용하는 것을 특징으로 한다.

公开(公告)号：KR102235608B1

公开(公告)日：2021-04-02

申请号：KR1020190050335A

申请日：2019-04-30

Applicant: 삼성전자주식회사

Inventor： 송윤흡

IPC: H01L27/1157 ,  H01L27/105

CPC classification number: H01L27/1157 ,  H01L27/1052 ,  H01L27/11582

Abstract: 스몰 블록이 적용된 3차원 플래시 메모리가 개시된다. 일 실시예에 따르면, 3차원 플래시 메모리는 기판 상 일 방향으로 연장 형성되는 복수의 메모리 셀 스트링들-상기 복수의 메모리 셀 스트링들 각각은 채널층 및 상기 채널층을 감싸는 전하 저장층을 포함함-; 상기 복수의 메모리 셀 스트링들에 대해 수직 방향으로 연결되는 복수의 워드라인들-상기 복수의 워드라인들은 상기 복수의 메모리 셀 스트링들이 그룹핑된 스몰 블록들에 각각 대응하여 복수의 워드라인 세트들로 그룹핑됨--; 및 상기 복수의 워드라인들을 제어하는 워드라인 배선과 연결된 채, 상기 복수의 워드라인 세트들 중 어느 하나의 워드라인 세트에 선택적으로 전압을 인가하는 적어도 하나의 스위칭 소자를 포함한다.

公开(公告)号：KR1020100004772A

公开(公告)日：2010-01-13

申请号：KR1020080065120

申请日：2008-07-04

Applicant: 삼성전자주식회사 ,  재단법인서울대학교산학협력재단

Inventor： 권욱현 ,  박병국 ,  송윤흡 ,  김윤

IPC: H01L21/768

CPC classification number: H01L27/11568 ,  H01L29/66833 ,  H01L29/7923

Abstract: PURPOSE: A semiconductor device and a method of operating the same are provided to control an upper wire and a lower wire independently by inserting a storage film pattern between word lines and an activity pillar. CONSTITUTION: Active pillars are arranged on a semiconductor substrate(10) in two-dimensionally. Upper impurity regions are used as a source or a drain electrode of memory cell transistors. An upper wiring(70) is arranged along one-way of the upper impurity regions. Upper wirings are connected to an upper wiring decoder through predetermined wiring structures. Upper wirings are connected to the upper impurity regions through a first plug(60). The word line(30) is arranged between active pillars while crossing the upper wirings. Word lines are connected to word line decoders through wiring structures. Lower wirings(40) are arranged under word lines. The storage film pattern(20) is arranged between the word lines and the active pillar.

Abstract translation: 目的：提供半导体器件及其操作方法，以通过在字线和活动柱之间插入存储膜图案来独立地控制上线和下导线。 构成：二维地将有源支柱配置在半导体基板（10）上。 上部杂质区域用作存储单元晶体管的源极或漏极。 上部布线（70）沿着上部杂质区域的单向排列。 上布线通过预定的布线结构连接到上布线解码器。 上部布线通过第一插头（60）连接到上部杂质区域。 字线（30）布置在有效支柱之间，同时穿过上部布线。 字线通过布线结构连接到字线解码器。 下布线（40）布置在字线之下。 存储膜图案（20）布置在字线和有源支柱之间。

公开(公告)号：KR102255309B1

公开(公告)日：2021-05-25

申请号：KR1020140141003

申请日：2014-10-17

Applicant: 삼성전자주식회사

Inventor： 송윤흡 ,  정홍식

IPC: H01L27/115

Abstract: 3차원구조의인공뉴런반도체소자는클럭신호가인가되는제1 전극및 출력신호가발생되는제2 전극; 절연기둥; 적어도하나의시냅스회로로부터전기신호를수신하는복수의전극층들; 및상기절연기둥에의하여적어도두 개의파트들로분류되고, 상기절연기둥의적어도두 측면들과맞닿아있으며, 상기복수의전극층들에의하여상변화를일으키는상변화층을포함한다.

公开(公告)号：KR1020200132385A

公开(公告)日：2020-11-25

申请号：KR1020190057816

申请日：2019-05-17

Applicant: 삼성전자주식회사

Inventor： 송윤흡

IPC: H01L27/11582 ,  H01L27/11568 ,  H01L27/11565 ,  H01L29/792

Abstract: 집적화를도모하는 3차원플래시메모리및 그제조방법이개시된다. 일실시예에따르면, 3차원플래시메모리는수직방향으로연장형성되는적어도하나의메모리셀 스트링-상기적어도하나의메모리셀 스트링은적어도하나의채널층및 상기적어도하나의채널층을감싸는적어도하나의전하저장층을포함함-; 및상기적어도하나의메모리셀 스트링에대해직교하며연결되고, 수평방향으로연장형성되며적층되는복수의워드라인들-상기복수의워드라인들은서로다른길이로연장형성되어단차부및 평면부를포함하는계단형상을구성함-을포함하고, 상기적어도하나의메모리셀 스트링은, 상기평면부및 상기단차부모두에형성되는것을특징으로한다.

公开(公告)号：KR1020040050967A

公开(公告)日：2004-06-18

申请号：KR1020020078773

申请日：2002-12-11

Applicant: 삼성전자주식회사

Inventor： 이헌규 ,  송윤흡 ,  조명관

IPC: H01L21/76

Abstract: PURPOSE: A method for forming a dual trench of a flash memory device is provided to conserve the isolation characteristics of a peripheral region and reduce the surface area of a peripheral region trench by forming trenches having different depths according to a cell region and the peripheral region. CONSTITUTION: A semiconductor substrate(200) is defined with a cell region(A) and a peripheral region(B). A cell region trench(208) and a peripheral region trench pattern are simultaneously formed by selectively removing the semiconductor substrate. At this time, the trenches have the same depth. A protecting layer is coated on the cell region. Then, a peripheral region trench(211) having the second depth is formed by carrying out an etching process using the protecting layer as an etching mask. A predetermined insulating layer is deposited on the resultant structure for filling the trenches.

Abstract translation: 目的：提供一种用于形成闪存器件的双沟槽的方法，以节省周边区域的隔离特性，并且通过根据单元区域和周边区域形成具有不同深度的沟槽来减小外围区域沟槽的表面积 。 构成：半导体衬底（200）被限定有单元区域（A）和外围区域（B）。 通过选择性地去除半导体衬底，同时形成单元区域沟槽（208）和外围区域沟槽图案。 这时，沟渠的深度也相同。 保护层涂覆在细胞区域上。 然后，通过使用保护层作为蚀刻掩模进行蚀刻工艺来形成具有第二深度的外围区域沟槽（211）。 在所得结构上沉积预定的绝缘层以填充沟槽。

公开(公告)号：KR1020030045938A

公开(公告)日：2003-06-12

申请号：KR1020010075867

申请日：2001-12-03

Applicant: 삼성전자주식회사

Inventor： 권동휘 ,  강사윤 ,  송윤흡 ,  이진혁

IPC: H01L21/60

CPC classification number: H01L24/13 ,  H01L24/03 ,  H01L24/05 ,  H01L24/11 ,  H01L2224/02166 ,  H01L2224/0401 ,  H01L2224/05073 ,  H01L2224/05093 ,  H01L2224/05096 ,  H01L2224/05552 ,  H01L2224/05556 ,  H01L2224/05624 ,  H01L2224/13099 ,  H01L2924/0001 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01074 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/14 ,  H01L2924/00014

Abstract: PURPOSE: A semiconductor device having a bonding pad and a fabricating method thereof are provided to prevent the exposure of an inter-metal dielectric layer by inserting the second conductive plug between a center portion of the first metal pad and a center portion of the second metal. CONSTITUTION: The first metal pad(55a) is formed on an upper surface of a semiconductor substrate. An inter-metal dielectric layer is formed on a front surface of the semiconductor substrate having the first metal pad. The inter-metal dielectric layer includes the first via hole(58a) for exposing the first region of the first metal pad and the second via hole(58b) for exposing the second region of the first metal pad. The first conductive plug(59a) is used for filling the first via hole. The second conductive plug(59b) is used for filling the second via hole. The second metal pad(61a) is formed on the semiconductor substrate.

Abstract translation: 目的：提供具有接合焊盘及其制造方法的半导体器件，以通过将第二导电插头插入在第一金属焊盘的中心部分和第二金属的中心部分之间来防止金属间电介质层的暴露 。 构成：第一金属焊盘（55a）形成在半导体衬底的上表面上。 在具有第一金属焊盘的半导体衬底的前表面上形成金属间介电层。 金属间介电层包括用于暴露第一金属焊盘的第一区域的第一通孔（58a）和用于暴露第一金属焊盘的第二区域的第二通孔（58b）。 第一导电插塞（59a）用于填充第一通孔。 第二导电塞（59b）用于填充第二通孔。 第二金属焊盘（61a）形成在半导体衬底上。

公开(公告)号：KR1020010098374A

公开(公告)日：2001-11-08

申请号：KR1020000076373

申请日：2000-12-14

Applicant: 삼성전자주식회사

Inventor： 이준성 ,  이찬조 ,  송윤흡 ,  이승근

IPC: G11C16/14

Abstract: 여기에는 불휘발성 반도체 메모리 장치를 소거하는 방법이 개시되어 있다. 상기 불휘발성 반도체 메모리 장치는 행들과 열들로 배열된 전기적으로 소거 및 프로그램 가능한 셀 트랜지스터들을 갖는 섹터를 구비한다. 상기 각 셀 트랜지스터는 프로그램 상태에 대응하는 제 1 문턱 전압 분포 및 소거 상태에 대응하는 제 2 문턱 전압 분포 중 어느 하나 내에 존재하는 문턱 전압을 갖는다. 상기 소거 방법에 의하면, 상기 섹터의 모든 셀 트랜지스터들이 상기 제 1 문턱 전압 분포의 최소값보다 높은 문턱 전압을 갖는 지의 여부가 판별된다. 만약 그렇다면, 상기 섹터의 모든 셀 트랜지스터들이 동시에 소거된다. 그 다음에, 상기 소거된 셀 트랜지스터들 중, 상기 제 2 문턱 전압 분포의 최대값과 상기 제 1 문턱 전압 분포의 최소값 사이에 존재하는 검출 전압 레벨보다 낮은 문턱 전압을 갖는 셀 트랜지스터들이 검출된다. 상기 검출된 셀 트랜지스터들을 개별적으로 프로그램한 후, 상기 섹터의 모든 셀 트랜지스터들이 동시에 소거된다.

公开(公告)号：KR1019970018725A

公开(公告)日：1997-04-30

申请号：KR1019950031028

申请日：1995-09-21

Applicant: 삼성전자주식회사

Inventor： 송윤흡 ,  정규철

IPC: H01L29/786

Abstract: 본 발명은 단층채널 전도층을 형성하여 PMOS 박막 트랜지스터를 제조하는 방법에 관한 것으로서, N+ 전도형의 게이트 전극층의 패턴을 형성하는 공정 단계;, 상기 게이트의 절연막, 채널 전도층 및 상부 절연막을 연속으로 증착하는 공정 단계;, 사진 공정으로 정렬 노광하고, 선택적으로 상기 채널전도층과 상기 상부 절연막을 연속 식각하여 절연막 및 채널층을 형성하는 공정 단계;, 하부의 벌크 트랜지스터와의 연결하기 위해서 노드 영역에 콘택홀을 형성하는 공정 단계; 및 소스 및 드레인 전도층을 증착하여 패턴을 형성한 후 P+전도형으로 소스 및 드레인 영역을 형성하는 단계를 포함한다.
따라서, 상술한 바와 같이 본 발명에 따른 박막 트랜지스터의 제조 방법은 게이트 절연막과 채널 전도층을 연속적으로 증착함으로써 게이트 절연층의 손상을 방지하고, 단층 채널 전도층을 형성함으로써 안정적인 신뢰성 및 특성을 확보하는 효과를 갖는다.