公开(公告)号：KR101334177B1

公开(公告)日：2013-11-28

申请号：KR1020070016033

申请日：2007-02-15

Applicant: 삼성전자주식회사 ,  재단법인서울대학교산학협력재단

Inventor： 정지심 ,  류명관 ,  권장연 ,  박경배 ,  한민구 ,  이상윤 ,  박중현 ,  한상면 ,  김선재

IPC: H01L29/786

CPC classification number: H01L29/78621 ,  H01L29/42384 ,  H01L2029/7863

Abstract: 본 발명은 박막 트랜지스터 및 그 제조 방법에 관한 것이다. 하부 구조체; 상기 하부 구조체 상에 다수의 도핑 영역을 포함하여 형성된 반도체층; 상기 반도체층 상에 형성된 이격되어 형성된 제 1절연층 및 제 2절연층; 상기 제 1절연층 및 상기 제 2절연층 상에 형성된 제 3절연층; 및 상기 제 3절연층의 상기 제 1절연층 및 상기 제 2절연층에 대응되는 영역 사이에 형성된 게이트 전극층;을 포함하는 박막 트랜지스터를 제공한다.

公开(公告)号：KR1020090060757A

公开(公告)日：2009-06-15

申请号：KR1020070127686

申请日：2007-12-10

Applicant: 재단법인서울대학교산학협력재단

Inventor： 한민구 ,  박중현 ,  한상면

IPC: H01L29/786

CPC classification number: H01L29/66765 ,  H01L21/02271 ,  H01L21/0262 ,  H01L21/205

Abstract: A manufacturing method of a thin film transistor, a thin film transistor, and a flat panel display device including the same are provided to prevent growth of a native oxide film and pollution due to an air exposure by in-situ manufacturing a silicon layer and a gate insulation layer inside the same vacuum chamber. A substrate is prepared(S1). A buffer layer is formed on the substrate(S2). A silicon layer is formed on the buffer layer(S3). A gate insulation layer is formed on the silicon layer(S4). A gate metal layer is formed on the gate insulation layer(S5). A gate electrode is formed by patterning the gate metal layer(S6). A source, a drain, and a channel are defined by successively patterning the gate insulation layer and the silicon layer(S8). An interlayer insulation layer is formed on the gate electrode and the silicon layer(S9). A source electrode and a drain electrode connected to the source and the drain are formed by forming a contact hole on the interlayer insulation layer(S10).

Abstract translation: 提供薄膜晶体管，薄膜晶体管和包括该薄膜晶体管的平板显示装置的制造方法以防止自然氧化物膜的生长和由于通过原位制造硅层和空气曝光引起的污染 门绝缘层在同一真空室内。 制备底物（S1）。 在基板（S2）上形成缓冲层。 在缓冲层上形成硅层（S3）。 在硅层上形成栅极绝缘层（S4）。 在栅极绝缘层上形成栅极金属层（S5）。 通过对栅极金属层进行构图来形成栅电极（S6）。 源极，漏极和沟道通过连续构图栅极绝缘层和硅层来限定（S8）。 在栅电极和硅层上形成层间绝缘层（S9）。 通过在层间绝缘层上形成接触孔，形成与源极和漏极连接的源电极和漏电极（S10）。

公开(公告)号：KR1020080076292A

公开(公告)日：2008-08-20

申请号：KR1020070016033

申请日：2007-02-15

Applicant: 삼성전자주식회사 ,  재단법인서울대학교산학협력재단

Inventor： 정지심 ,  류명관 ,  권장연 ,  박경배 ,  한민구 ,  이상윤 ,  박중현 ,  한상면 ,  김선재

IPC: H01L29/786

CPC classification number: H01L29/78621 ,  H01L29/42384 ,  H01L2029/7863 ,  H01L29/78675

Abstract: A thin film transistor and a manufacturing method thereof are provided to change doping level for respective semiconductor layer regions by adjusting thickness and location of first, second, and third insulation layers. A thin film transistor comprises a lower structure(11), a semiconductor layer(12), first and second insulation layers(14a,14b), and a third insulation layer(16), and a gate electrode layer(17). The semiconductor layer includes a plurality of doped regions(12b,12c,12d) on the lower structure. The first and second insulation layers are formed on the semiconductor layer, separated from each other. The third insulation layer is formed on the first and second insulation layers. The gate electrode layer is formed on the third insulation layer between the first and second insulation layers. The width of the third insulation layer is longer than that between the first and second insulation layers and shorter than that between the left part of the first insulation layer and the right part of the second insulation layer.

Abstract translation: 提供薄膜晶体管及其制造方法，通过调整第一，第二和第三绝缘层的厚度和位置来改变各半导体层区域的掺杂水平。 薄膜晶体管包括下部结构（11），半导体层（12），第一和第二绝缘层（14a，14b）以及第三绝缘层（16）和栅电极层（17）。 半导体层包括在下部结构上的多个掺杂区域（12b，12c，12d）。 第一绝缘层和第二绝缘层形成在半导体层上，彼此分离。 第三绝缘层形成在第一和第二绝缘层上。 栅电极层形成在第一和第二绝缘层之间的第三绝缘层上。 第三绝缘层的宽度比第一绝缘层和第二绝缘层之间的宽度长，并且比第一绝缘层的左部分和第二绝缘层的右部分之间的宽度短。

公开(公告)号：KR100982035B1

公开(公告)日：2010-09-13

申请号：KR1020070127686

申请日：2007-12-10

Applicant: 재단법인서울대학교산학협력재단

Inventor： 한민구 ,  박중현 ,  한상면

IPC: H01L29/786

Abstract: 본 발명은 박막 트랜지스터의 제조 방법에 관한 것으로, 해결하고자 하는 기술적 과제는 제조 공정중 대기 노출에 의한 오염 및 자연 산화막의 성장을 방지함으로써, 실리콘층과 게이트 절연층 사이의 계면 특성을 향상시키는데 있다.
이를 위해 본 발명은 기판을 준비하는 기판 준비 단계, 기판에 버퍼층을 형성하는 버퍼층 형성 단계, 버퍼층에 실리콘층을 형성하는 실리콘층 형성 단계, 실리콘층에 게이트 절연층을 형성하는 게이트 절연층 형성 단계, 게이트 절연층에 게이트 금속층을 형성하는 게이트 금속층 형성 단계, 게이트 금속층을 패터닝하여 게이트 전극을 형성하는 게이트 전극 패터닝 단계, 게이트 절연층 및 실리콘층을 차례로 패터닝하여 소스, 드레인 및 채널이 정의되도록 하는 게이트 절연층/실리콘층 패터닝 단계, 게이트 전극 및 실리콘층에 층간 절연층을 형성하는 층간 절연층 형성 단계, 층간 절연층에 콘택홀을 형성하여 실리콘층의 소스 및 드레인에 전기적으로 연결되는 소스 전극 및 드레인 전극을 형성하는 소스/드레인 전극 형성 단계를 포함하고, 위의 실리콘층 형성 단계 및 게이트 절연층 형성 단계는 인시튜 공정으로 수행됨을 특징으로 하는 박막 트랜지스터의 제조 방법을 개시한다.

公开(公告)号：KR100811998B1

公开(公告)日：2008-03-10

申请号：KR1020060121693

申请日：2006-12-04

Applicant: 삼성에스디아이 주식회사 ,  재단법인서울대학교산학협력재단 ,  한민구

Inventor： 한민구 ,  남우진 ,  박중현 ,  신희선

IPC: H01L29/786

CPC classification number: H01L29/78696 ,  H01L29/78609 ,  H01L29/78618 ,  H01L29/78645

Abstract: A thin film transistor and a flat panel display including the same are provided to reduce effectively a leakage current by reducing kink current, horizontal electric field, and band bending. A semiconductor layer having a width and a length is formed on a substrate(10). The semiconductor layer includes a source region, a first channel region(20a), a first dopoing region(20c), a second channel region, and a drain region(20e). The first width of the first channel region is different from the second width of the second channel region. A gate insulating layer is formed on the semiconductor layer. A gate electrode is formed on the gate insulating layer. The gate electrode includes a first gate electrode(40a) formed at a position facing the first channel region and a second gate electrode(40b) formed at a position facing the second channel region.

Abstract translation: 提供薄膜晶体管和包括该薄膜晶体管的平板显示器，以通过减少扭结电流，水平电场和带弯曲来有效地减少泄漏电流。 在衬底（10）上形成具有宽度和长度的半导体层。 半导体层包括源极区，第一沟道区（20a），第一掺杂区（20c），第二沟道区和漏区（20e）。 第一沟道区的第一宽度与第二沟道区的第二宽度不同。 在半导体层上形成栅极绝缘层。 在栅极绝缘层上形成栅电极。 栅电极包括形成在面向第一沟道区的位置处的第一栅电极（40a）和形成在面向第二沟道区的位置的第二栅电极（40b）。

公开(公告)号：KR100811997B1

公开(公告)日：2008-03-10

申请号：KR1020060121697

申请日：2006-12-04

Applicant: 삼성에스디아이 주식회사 ,  재단법인서울대학교산학협력재단 ,  한민구

Inventor： 한민구 ,  송인혁 ,  박중현

IPC: H01L29/786

CPC classification number: H01L29/78621 ,  H01L27/1248 ,  H01L29/78606

Abstract: A thin film transistor, a method for manufacturing the same, and a flat panel display including the same are provided to form a lightly doped drain structure in a junction part between an active region and source/drain regions by using a sidewall effect. A semiconductor layer(13) includes an active region, source/drain regions, and a lightly doped region. A gate insulating layer(14) and a gate electrode(15) are overlapped on the active region. A first interlayer dielectric(16) is formed on the source/drain regions and the gate electrode. A second interlayer dielectric(17) is formed on the first interlayer dielectric and includes a contact hole for exposing a part of the source/drain regions. Source/drain electrodes(18,19) are connected through the contact hole to the source/drain regions. The amount of the first interlayer dielectric deposited on a sidewall of the gate insulating layer is larger than the amount of the first interlayer dielectric deposited on the source/drain regions.

Abstract translation: 提供薄膜晶体管，其制造方法和包括该薄膜晶体管的平板显示器，以通过使用侧壁效应在有源区域和源极/漏极区域之间的接合部分中形成轻掺杂的漏极结构。 半导体层（13）包括有源区，源极/漏极区和轻掺杂区。 栅极绝缘层（14）和栅电极（15）重叠在有源区上。 在源极/漏极区域和栅极电极上形成第一层间电介质（16）。 第二层间电介质（17）形成在第一层间电介质上，并且包括用于暴露一部分源/漏区的接触孔。 源/漏电极（18,19）通过接触孔连接到源极/漏极区域。 沉积在栅极绝缘层的侧壁上的第一层间电介质的量大于沉积在源极/漏极区上的第一层间电介质的量。