公开(公告)号：DE102019206113A1

公开(公告)日：2019-12-05

申请号：DE102019206113

申请日：2019-04-29

Applicant: GLOBALFOUNDRIES INC

Inventor： FROUGIER JULIEN ,  XIE RUILONG

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/8234

Abstract: Strukturen für einen Feldeffekttransistor und Verfahren zum Bilden von Strukturen für einen Feldeffekttransistor. Eine Halbleiterfinne mit einem Kanalbereich, einem über dem Kanalbereich der Halbleiterfinne angeordneten Nanodraht, einem mit dem Kanalbereich der Halbleiterfinne und dem Nanodraht verbundenen Source/Drain-Bereich und einer Gatestruktur, die mit dem Kanalbereich der Halbleiterfinne und dem Nanodraht überlappt. Der Nanodraht weist eine erste Gatelänge auf und der Kanalbereich der Halbleiterfinne weist eine zweite Gatelänge auf, die größer ist als die erste Gatelänge.

公开(公告)号：DE102019205650A1

公开(公告)日：2019-12-05

申请号：DE102019205650

申请日：2019-04-18

Applicant: GLOBALFOUNDRIES INC

Inventor： FROUGIER JULIEN ,  XIE RUILONG ,  LOUBET NICOLAS ,  CHENG KANGGUO ,  LI JUNTAO

IPC: H01L29/778 ,  H01L21/336 ,  H01L29/16

Abstract: Strukturen für einen Feldeffekttransistor und Verfahren zum Bilden von Strukturen für einen Feldeffekttransistor. In einem Schichtstapel ist eine Mehrzahl von Kanalschichten angeordnet und ein Source/Drain-Bereich ist mit der Vielzahl von Kanalschichten verbunden. Eine Gatestruktur umfasst eine Mehrzahl von Abschnitten, die jeweils die Mehrzahl von Kanalschichten umgeben. Die Mehrzahl von Kanalschichten umfasst ein zweidimensionales halbleitendes Material.

公开(公告)号：DE102020205411A1

公开(公告)日：2020-12-17

申请号：DE102020205411

申请日：2020-04-29

Applicant: GLOBALFOUNDRIES INC

Inventor： PAUL BIPUL C ,  FROUGIER JULIEN ,  XIE RUILONG

IPC: H01L27/11 ,  H01L21/8238 ,  H01L21/8244 ,  H01L27/092

Abstract: Strukturen und statische RAM-Bitzellen, einschließlich komplementärer Feldeffekttransistoren und Verfahren zur Bildung solcher Strukturen und Bitzellen. Eine vergrabene Querverbindung ist in vertikaler Richtung unter einem ersten Feldeffekttransistor und einem zweiten Feldeffekttransistor angeordnet. Die vergrabene Querverbindung ist mit einer Gateelektrode des ersten Feldeffekttransistors gekoppelt, und die vergrabene Querverbindung ist auch mit einem Source/Drain-Bereich des zweiten Feldeffekttransistors gekoppelt.

公开(公告)号：DE102020201684A1

公开(公告)日：2020-09-17

申请号：DE102020201684

申请日：2020-02-11

Applicant: GLOBALFOUNDRIES INC

Inventor： FROUGIER JULIEN ,  XIE RUILONG

IPC: H01L27/105 ,  H01G7/06 ,  H01L27/11502

Abstract: Die vorliegende Erfindung bezieht sich auf Halbleiterstrukturen und insbesondere auf eine ferroelektrische Mehrfachniveau-Speicherzelle und Herstellungsverfahren. Die Struktur umfasst: ein erstes Metallisierungsmerkmal; einen verjüngten ferroelektrischen Kondensator, der eine erste Elektrode, eine zweite Elektrode und ein ferroelektrisches Material zwischen der ersten Elektrode und der zweiten Elektrode umfasst, wobei die erste Elektrode das erste Metallisierungsmerkmal berührt; und ein zweites Metallisierungsmerkmal, das die zweite Elektrode kontaktiert.

公开(公告)号：DE102019210342A1

公开(公告)日：2020-02-13

申请号：DE102019210342

申请日：2019-07-12

Applicant: GLOBALFOUNDRIES INC

Inventor： FROUGIER JULIEN ,  XIE RUILONG ,  PARK CHANRO ,  CHENG KANGGUO

IPC: H01L29/78 ,  H01L21/283 ,  H01L21/336 ,  H01L29/41

Abstract: Ein Verfahren umfasst ein Bilden einer aktiven Schicht, ein Bilden einer Gatestruktur über einem Kanalbereich der aktiven Schicht, ein Bilden eines Seitenwandabstandshalters neben der Gatestruktur, ein Bilden einer ersten dielektrischen Schicht neben dem Seitenwandabstandshalter, ein Ausnehmen der Gatestruktur, um eine Gateaussparung festzulegen, ein Bilden eines inneren Abstandshalters in der Gateaussparung, ein Bilden einer Deckschicht in der Gateaussparung, ein Ausnehmen der ersten dielektrischen Schicht und des Seitenwandabstandshalters, um Seitenwandoberflächen der Deckschicht freizulegen, ein Entfernen des inneren Abstandshalters, um eine erste Abstandshalteraussparung festzulegen, ein Bilden eines oberen Abstandshalters in der Abstandshalteraussparung und im Kontakt mit Seitenwandoberflächen der Deckschicht, ein Bilden einer zweiten dielektrischen Schicht über dem oberen Abstandshalter und der Deckschicht und ein Bilden einer ersten Kontaktstruktur, die zumindest teilweise in die zweite dielektrische Schicht eingebettet ist und eine Oberfläche des oberen Abstandshalters kontaktiert.

公开(公告)号：DE102018218518A1

公开(公告)日：2019-05-23

申请号：DE102018218518

申请日：2018-10-30

Applicant: GLOBALFOUNDRIES INC

Inventor： FROUGIER JULIEN ,  XIE RUILONG ,  BENTLEY STEVEN ,  SUVARNA PUNET HARISCHANDRA

IPC: H01L27/088 ,  H01L21/8234

Abstract: Verfahren bilden integrierte Schaltungsstrukturen, die Isolationselemente, die sich in ein Substrat erstrecken, und Source/Drain-Bereiche eines ersten Transistors umfassen, die die Isolationselemente kontaktieren. Die Isolationselemente erstrecken sich von dem Substrat zu den Source/Drain-Bereichen des ersten Transistors. Isolationsschichten kontaktieren die Source/Drain-Bereiche des ersten Transistors und Source/Drain-Bereiche eines zweiten Transistors kontaktieren auch die Isolationsschichten. Demzufolge befinden sich die Isolationsschichten zwischen den Source/Drain-Bereichen des ersten Transistors und den Source/Drain-Bereichen des zweiten Transistors. Kanalgebiete des ersten Transistors kontaktieren die Source/Drain-Bereiche des ersten Transistors und erstrecken sich dazwischen. Kanalgebiete des zweiten Transistors kontaktieren die Source/Drain-Bereiche des zweiten Transistors und erstrecken sich dazwischen. Ein Gateleiter umgibt Seiten des Kanalgebiets des ersten Transistors und des Kanalgebiets des zweiten Transistors.

公开(公告)号：DE102020201378A1

公开(公告)日：2020-09-10

申请号：DE102020201378

申请日：2020-02-05

Applicant: GLOBALFOUNDRIES INC

Inventor： MANN RANDY W ,  PAUL BIPUL C ,  FROUGIER JULIEN ,  XIE RUILONG

IPC: H01L27/11 ,  G11C11/41 ,  H01L21/8244 ,  H01L27/092

Abstract: Strukturen und statische RAM-Bitzellen, einschließlich komplementärer Feldeffekttransistoren, und Verfahren zum Bilden solcher Strukturen und Bitzellen. Ein erster komplementärer Feldeffekttransistor weist einen ersten Nanosheet-Speichertransistor, einen zweiten Nanosheet-Speichertransistor, der über den ersten Nanosheet-Speichertransistor gestapelt ist, und eine erste Gate-Elektrode auf, die von dem ersten Nanosheet-Speichertransistor und dem zweiten Nanosheet-Speichertransistor gemeinsam genutzt wird. Ein zweiter komplementärer Feldeffekttransistor weist einen dritten Nanosheet-Speichertransistor, einen vierten Nanosheet-Speichertransistor, der über den dritten Nanosheet-Speichertransistor gestapelt ist, und eine zweite Gate-Elektrode auf, die sich der dritte Nanosheet-Speichertransistor und der vierte Nanosheet-Speichertransistor teilen. Die erste Gate-Elektrode und die zweite Gate-Elektrode sind in einer beabstandeten Anordnung entlang einer Längsachse angeordnet. Alle Gate-Elektroden der SRAM-Bitzelle können in einem 1CPP-Layout angeordnet sein.

公开(公告)号：DE102020200721A1

公开(公告)日：2020-08-27

申请号：DE102020200721

申请日：2020-01-22

Applicant: GLOBALFOUNDRIES INC

Inventor： NOWAK EDWARD J ,  ADUSUMILLI SIVA P ,  XIE RUILONG ,  FROUGIER JULIEN

IPC: G06N3/063

Abstract: Ausführungsformen der vorliegenden Erfindung stellen eine neuromorphe Schaltungsstruktur bereit, umfassend: einen ersten sich vertikal erstreckenden neuronalen Knoten, der konfiguriert ist, um ein Ausgangssignal basierend auf mindestens einer Eingabe zu dem ersten sich vertikal erstreckenden neuronalen Knoten zu erzeugen; einen Verbindungsstapel neben dem sich vertikal erstreckenden neuronalen Knoten, wobei der Verbindungsstapel eine erste Leiterbahn, die mit dem ersten sich vertikal erstreckenden neuronalen Knoten gekoppelt und konfiguriert ist, um das Ausgangssignal zu empfangen, eine zweite Leiterbahn, die vertikal von der ersten Leiterbahn getrennt ist, und eine Speicher-Via umfasst, die die erste Leiterbahn mit der zweiten Leiterbahn vertikal koppelt; und einen zweiten sich vertikal erstreckenden neuronalen Knoten neben dem Verbindungsstapel, wobei der zweite sich vertikal erstreckende neuronale Knoten mit der zweiten Leiterbahn gekoppelt ist, um das Ausgangssignals von dem ersten sich vertikal erstreckenden neuronalen Knoten zu empfangen.

公开(公告)号：DE102019218267A1

公开(公告)日：2020-07-02

申请号：DE102019218267

申请日：2019-11-26

Applicant: GLOBALFOUNDRIES INC

Inventor： XIE RUILONG ,  FROUGIER JULIEN ,  PARK CHANRO ,  CHENG KANGGUO

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/764 ,  H01L21/8234 ,  H01L27/088 ,  H01L29/161

Abstract: Vorrichtung mit einem Substrat und mindestens eine über dem Substrat gebildete Finne. Mindestens ein Transistor ist mit der Finne an einem oberen Abschnitt der Finne integriert. Der Transistor umfasst einen aktiven Bereich, der ein Source, ein Drain und einen Kanalbereich zwischen Source und Drain umfasst. Über dem Kanalbereich ist eine Gate-Struktur gebildet und die Gate-Struktur umfasst ein HKMG und einen Luftspaltabstandhalter, die an gegenüberliegenden Seitenwänden des HKMG ausgebildet sind. Jeder der Luftspaltabstandhalter umfasst einen Luftspalt, der entlang eines Grabensilizidbereichs gebildet wird, und der Luftspalt wird unterhalb einer Oberseite des HKMG gebildet. Über dem aktiven Bereich wird ein Gate-Kontakt gebildet.

公开(公告)号：DE102019209316A1

公开(公告)日：2020-01-30

申请号：DE102019209316

申请日：2019-06-27

Applicant: GLOBALFOUNDRIES INC

Inventor： FROUGIER JULIEN ,  XIE RUILONG ,  SUVARNA PUNEET HARISCHANDRA

IPC: H01L21/8238 ,  H01L27/092

Abstract: Ein Verfahren umfasst ein Bilden eines Stapels von Halbleitermaterialschichten. Ein erster Abstandshalter wird an einem unteren Bereich an einem ersten Ende des Stapels gebildet und ein zweiter Abstandshalter wird an einem oberen Bereich gebildet, der an einem zweiten Ende des Stapels angeordnet ist. Oberhalb des Stapels sind eine Gatestruktur und ein Seitenwandabstandshalter gebildet. Die Gatestruktur und eine erste Teilmenge der Halbleiterschichten werden entfernt, um innere Aussparungen und eine Gateaussparung zu definieren. Es wird eine Gateisolationsschicht gebildet. In den inneren Aussparungen wird ein erstes leitfähiges Material gebildet. Das erste leitfähige Material wird aus den inneren Aussparungen im oberen Bereich selektiv entfernt. Das erste leitfähige Material in den inneren Aussparungen im unteren Bereich bleibt als erste Gateelektrode erhalten. In den inneren Aussparungen im oberen Bereich wird ein zweites leitfähiges Material gebildet, um eine zweite Gate-Elektrode zu definieren.