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    MOS-Halbleitervorrichtung und Verfahren zu deren Herstellung
    1.
    发明专利
    MOS-Halbleitervorrichtung und Verfahren zu deren Herstellung 未知

    公开(公告)号：DE102012205662A1

    公开(公告)日：2012-10-25

    申请号：DE102012205662

    申请日：2012-04-05

    Applicant: GLOBALFOUNDRIES INC

    Inventor： VENKATESAN SURESH

    IPC: H01L21/336 ,  H01L21/266 ,  H01L21/283 ,  H01L21/74 ,  H01L29/78

    Abstract: Bereitgestellt werden eine MOS-Vorrichtung mit einem selektiv ausgebildeten Kanalbereich sowie Verfahren zu deren Herstellung. Ein derartiges Verfahren beinhaltet ein Ausbilden einer Maske zur Festlegung eines Gate-Bereiches mit Lage über einer Oberfläche eines Halbleitersubstrates. Source- und Drain-Bereiche werden in dem Halbleitersubstrat in Ausrichtung mit dem Gate-Bereich ausgebildet, und es wird ein eine verbesserte Dotierung aufweisender Teiloberflächenverunreinigungsbereich in dem Halbleitersubstrat unter Verwendung der Maske als Dotiermaske gebildet. Eine Gate-Elektrode mit Lage über dem Halbleitersubstrat wird sodann in Ausrichtung mit dem Gate-Bereich unter Verwendung der Maske als Gate-Ausrichtungsmaske gebildet.

    Halbleitervorrichtung mit lokalen Transistorverbindungsleitungen
    2.
    发明专利
    Halbleitervorrichtung mit lokalen Transistorverbindungsleitungen 未知

    公开(公告)号：DE102012219375B4

    公开(公告)日：2019-11-21

    申请号：DE102012219375

    申请日：2012-10-24

    Applicant: GLOBALFOUNDRIES INC

    Inventor： RASHED MAHBUB ,  LIN IRENE Y ,  SOSS STEVEN ,  KIM JEFF ,  NGUYEN CHINH ,  TARABBIA MARC ,  JOHNSON SCOTT ,  KENGERI SUBRAMANI ,  VENKATESAN SURESH

    IPC: H01L23/522 ,  H01L27/11

    Abstract: Halbleitervorrichtung (20), umfassend:ein Halbleitersubstrat (22);einen ersten Transistor (24a) und einen zweiten Transistor (24b), die auf dem Halbleitersubstrat (22) angeordnet sind, wobei jeder Transistor (24a, 24b) einen Sourcebereich (26a, 26b), einen Drainbereich (28a, 28b) und einen Gatebereich (30a, 30b) umfasst, wobei sich der Gatebereich (30a) des ersten Transistors (24a) als Teil eines ersten geradlinigen Streifens (31a) in Längsrichtung erstreckt und sich der Gatebereich (30b) des zweiten Transistors (24b) als Teil eines zweiten geradlinigen Streifens (31b) in Längsrichtung erstreckt, wobei die ersten und zweiten Streifen (31a, 31b) zueinander parallel angeordnet und voneinander beabstandet sind;eine erste CB-Schicht (36a), die eine mit dem Gatebereich (30a) des ersten Transistors (24a) elektrisch verbundene lokale Verbindungsschicht ist;eine zweite CB-Schicht (36b), die eine mit dem Gatebereich (30b) des zweiten Transistors (24b) elektrisch verbundene lokale Verbindungsschicht ist; undeine CA-Schicht (34), die eine sich in Längsrichtung zwischen einem ersten Ende (40) und einem zweiten Ende (42) erstreckende lokale Verbindungsschicht (34) ist, wobei die CA-Schicht (34) die erste CB-Schicht (36a) und die zweite CB-Schicht (36b) elektrisch verbindet;wobei die erste CB-Schicht (36a) nahe dem ersten Ende (40) der CA-Schicht (34) mit dieser elektrisch verbunden ist und die zweite CB-Schicht (36b) nahe dem zweiten Ende (42) der CA-Schicht (34) mit dieser elektrisch verbunden ist,wobei die erste CB-Schicht (36a), die zweite CB-Schicht (36b) und die CA-Schicht (34) zwischen einer ersten Metallschicht (33) über den Sourcebereichen (26a, 26b), den Drainbereichen (28a, 28b) und den Gatebereichen (30a, 30b) der ersten und zweiten Transistoren (24a, 24b) und dem Halbleitersubstrat (22) angeordnet sind, undwobei sich die CA-Schicht (34) im Allgemeinen parallel zu den ersten und zweiten Streifen (31a, 31b) erstreckt und im Allgemeinen senkrecht zu den ersten und zweiten CB-Schichten (36a, 36b) angeordnet ist.

    Halbleitervorrichtung
    3.
    发明专利
    Halbleitervorrichtung 未知

    公开(公告)号：DE102012215529B4

    公开(公告)日：2018-07-12

    申请号：DE102012215529

    申请日：2012-08-31

    Applicant: GLOBALFOUNDRIES INC

    Inventor： TARRABBIA MARC ,  GULLETTE JAMES B ,  RASHED MAHBUB ,  DOMAN DAVID S ,  LIN IRENE Y ,  LORENZ INGOLF ,  HO LARRY ,  NGUYEN CHINH ,  KIM JEFF ,  KYE JONGWOOK ,  MA YUANGSHENG ,  DENG YUNFEI ,  AGUR ROD ,  RHEE SEUNG-HYUN ,  STEPHENS JASON E ,  JOHNSON SCOTT ,  KENGRI SUBRAMANI ,  VENKATESAN SURESH

    IPC: H01L23/522 ,  H01L21/768 ,  H01L23/535

    Abstract: Halbleitervorrichtung umfassend:ein Halbleitersubstrat (12) mit einem Diffusionsgebiet (14a, 14b);einen Transistor (16), der innerhalb des Diffusionsgebiets (14a, 14b) vorgesehen ist und ein Sourcegebiet (18), ein Draingebiet (20) und ein Gate (22) aufweist;eine Stromschiene (26a, 26b), die außerhalb des Diffusionsgebiets (14a, 14b) in einer Metallschicht (25) angeordnet ist;eine Metallkontaktstiftschicht (38), die in der Metallschicht (25) angeordnet ist, sich von dem Diffusionsgebiet (14a, 14b) zu einem Gebiet außerhalb des Diffusionsgebiets (14a, 14b) erstreckt und mit dem Transistor (16) elektrisch verbunden ist;eine Kontaktschicht (28a, 28b), die über dem Substrat (12) und unter der Metallschicht (25) angeordnet ist; undeine Durchkontaktierung (36), die zwischen der Kontaktschicht (28a, 28b) und der Stromschiene (26a, 26b) angeordnet ist, um die Kontaktschicht (28a, 28b) mit der Stromschiene (26a, 26b) elektrisch zu verbinden; undwobei die Kontaktschicht (28a, 28b) einen ersten Bereich (30a, 30b) mit einer ersten Länge, der außerhalb des Diffusionsgebiets (14a, 14b) und unter der Stromschiene (26a, 26b) angeordnet ist, und einen zweiten Bereich (32a, 32b) mit einer zweiten Länge, der sich von dem ersten Bereich (30a, 30b) in das Diffusionsgebiet (14a, 14b) erstreckt und mit dem Transistor (16) elektrisch verbunden ist, aufweist.

    Verfahren zur Herstellung dicht gepackter Standardzellen für integrierte Schaltungsprodukte
    6.
    发明专利
    Verfahren zur Herstellung dicht gepackter Standardzellen für integrierte Schaltungsprodukte 未知

    公开(公告)号：DE102014207415B4

    公开(公告)日：2020-12-24

    申请号：DE102014207415

    申请日：2014-04-17

    Applicant: GLOBALFOUNDRIES INC

    Inventor： RASHED MAHBUB ,  KIM JUHAN ,  DENG YUNFEI ,  VENKATESAN SURESH

    IPC: H01L21/8234 ,  H01L21/768 ,  H01L27/092 ,  H01L27/118

    Abstract: Verfahren, umfassend:Bilden einer ersten und einer zweiten Transistorvorrichtung in und über benachbarten ersten und zweiten aktiven Gebieten (112A/B, 112C/D), die durch einen in einem Halbleitersubstrat gebildeten Isolationsbereich (124) beabstandet sind, wobei die erste Transistorvorrichtung einen ersten Steg (116), in dem ein erster Source/Drain-Bereich (118) gebildet ist, aufweist, die zweite Transistorvorrichtung einen zweiten Steg (116) aufweist, in der ein zweiter Source/Drain-Bereich (118) gebildet ist, und wobei die erste und die zweite Transistorvorrichtung eine gemeinsame Gatestruktur (114A/B) aufweisen; danachBilden eines dielektrischen Materials (126) zwischen dem ersten Steg und dem zweiten Steg (116), derart, dass die Stege (116) und das dielektrische Material eine planare Oberfläche bilden;Bilden einer strukturierten durchgehenden leitfähigen Leitung (120) auf dem dielektrischen Material und dem ersten und dem zweiten Steg (116), die sich quer zum Isolationsbereich (124) erstreckt, wobei die durchgehende leitfähige Leitung jeweils den ersten Steg und den zweiten Steg (116) der ersten und der zweiten Transistorvorrichtung kontaktiert; undDurchführen eines Ätzprozesses durch eine strukturierte Maskenschicht auf der wenigstens einen durchgehenden leitfähigen Leitung zum Bilden einer ersten und einer davon getrennten zweiten einheitlichen leitfähigen Source/Drain-Kontaktstruktur (120A/B, 120C/D), wobei die erste einheitliche leitfähige Source/Drain-Kontaktstruktur (120A/B, 120C/D) den ersten Source/Drain-Bereich (118) kontaktiert und die zweite einheitliche leitfähige Source/Drain-Kontaktstruktur (120B/A, 120D/C) den zweiten Source/Drain-Bereich (118) kontaktiert.

    Dicht gepackte Standardzellen für integrierte Schaltungsprodukte und Verfahren zu deren Herstellung
    8.
    发明专利
    Dicht gepackte Standardzellen für integrierte Schaltungsprodukte und Verfahren zu deren Herstellung 未知

    公开(公告)号：DE102014207415A1

    公开(公告)日：2014-11-20

    申请号：DE102014207415

    申请日：2014-04-17

    Applicant: GLOBALFOUNDRIES INC

    Inventor： RASHED MAHBUB ,  KIM JUHAN ,  DENG YUNFEI ,  VENKATESAN SURESH

    IPC: H01L21/8238 ,  H01L21/768 ,  H01L27/092

    Abstract: Es wird ein Verfahren mit einem Bilden von ersten und zweiten Transistorvorrichtungen in und über benachbarten aktiven Gebieten bereitgestellt, die durch einen Isolationsbereich beabstandet sind, wobei die Transistoren einen Source/Drain-Bereich und eine gemeinsame Gatestruktur aufweisen. Das Verfahren umfasst ferner ein Bilden einer durchgehenden leitfähigen Leitung, die sich quer zu dem Isolationsbereich erstreckt und mit den Source/Drain-Bereichen der Transistoren verbunden ist, und ein Ätzen der durchgehenden leitfähigen Leitung zum Bilden von getrennten ersten und zweiten einheitlichen leitfähigen Source/Drain-Kontaktstrukturen, die mit den Source/Drain-Bereichen der entsprechenden ersten und zweiten Transistoren verbunden sind. Es wird weiterhin eine Vorrichtung bereitgestellt, die eine Gatestruktur, Source/Drain-Bereiche, erste und zweite einheitliche leitfähige Source/Drain-Kontaktstrukturen, wobei eine jede davon mit einem der Source/Drain-Bereiche verbunden ist, und erste und zweite leitfähige Durchkontaktierungen umfasst, die mit den entsprechenden ersten und zweiten einheitlichen leitfähigen Source/Drain-Kontaktstrukturen verbunden sind.

    MOS-Halbleitervorrichtung und Verfahren zu deren Herstellung
    9.
    发明专利
    MOS-Halbleitervorrichtung und Verfahren zu deren Herstellung 未知

    公开(公告)号：DE102012205662B4

    公开(公告)日：2014-01-02

    申请号：DE102012205662

    申请日：2012-04-05

    Applicant: GLOBALFOUNDRIES INC

    Inventor： VENKATESAN SURESH

    IPC: H01L21/336 ,  H01L21/266 ,  H01L21/283 ,  H01L21/74 ,  H01L29/78

    Abstract: Bereitgestellt werden eine MOS-Vorrichtung mit einem selektiv ausgebildeten Kanalbereich sowie Verfahren zu deren Herstellung. Ein derartiges Verfahren beinhaltet ein Ausbilden einer Maske zur Festlegung eines Gate-Bereiches mit Lage über einer Oberfläche eines Halbleitersubstrates. Source- und Drain-Bereiche werden in dem Halbleitersubstrat in Ausrichtung mit dem Gate-Bereich ausgebildet, und es wird ein eine verbesserte Dotierung aufweisender Teiloberflächenverunreinigungsbereich in dem Halbleitersubstrat unter Verwendung der Maske als Dotiermaske gebildet. Eine Gate-Elektrode mit Lage über dem Halbleitersubstrat wird sodann in Ausrichtung mit dem Gate-Bereich unter Verwendung der Maske als Gate-Ausrichtungsmaske gebildet.

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