公开(公告)号：DE102012219375B4

公开(公告)日：2019-11-21

申请号：DE102012219375

申请日：2012-10-24

Applicant: GLOBALFOUNDRIES INC

Inventor： RASHED MAHBUB ,  LIN IRENE Y ,  SOSS STEVEN ,  KIM JEFF ,  NGUYEN CHINH ,  TARABBIA MARC ,  JOHNSON SCOTT ,  KENGERI SUBRAMANI ,  VENKATESAN SURESH

IPC: H01L23/522 ,  H01L27/11

Abstract: Halbleitervorrichtung (20), umfassend:ein Halbleitersubstrat (22);einen ersten Transistor (24a) und einen zweiten Transistor (24b), die auf dem Halbleitersubstrat (22) angeordnet sind, wobei jeder Transistor (24a, 24b) einen Sourcebereich (26a, 26b), einen Drainbereich (28a, 28b) und einen Gatebereich (30a, 30b) umfasst, wobei sich der Gatebereich (30a) des ersten Transistors (24a) als Teil eines ersten geradlinigen Streifens (31a) in Längsrichtung erstreckt und sich der Gatebereich (30b) des zweiten Transistors (24b) als Teil eines zweiten geradlinigen Streifens (31b) in Längsrichtung erstreckt, wobei die ersten und zweiten Streifen (31a, 31b) zueinander parallel angeordnet und voneinander beabstandet sind;eine erste CB-Schicht (36a), die eine mit dem Gatebereich (30a) des ersten Transistors (24a) elektrisch verbundene lokale Verbindungsschicht ist;eine zweite CB-Schicht (36b), die eine mit dem Gatebereich (30b) des zweiten Transistors (24b) elektrisch verbundene lokale Verbindungsschicht ist; undeine CA-Schicht (34), die eine sich in Längsrichtung zwischen einem ersten Ende (40) und einem zweiten Ende (42) erstreckende lokale Verbindungsschicht (34) ist, wobei die CA-Schicht (34) die erste CB-Schicht (36a) und die zweite CB-Schicht (36b) elektrisch verbindet;wobei die erste CB-Schicht (36a) nahe dem ersten Ende (40) der CA-Schicht (34) mit dieser elektrisch verbunden ist und die zweite CB-Schicht (36b) nahe dem zweiten Ende (42) der CA-Schicht (34) mit dieser elektrisch verbunden ist,wobei die erste CB-Schicht (36a), die zweite CB-Schicht (36b) und die CA-Schicht (34) zwischen einer ersten Metallschicht (33) über den Sourcebereichen (26a, 26b), den Drainbereichen (28a, 28b) und den Gatebereichen (30a, 30b) der ersten und zweiten Transistoren (24a, 24b) und dem Halbleitersubstrat (22) angeordnet sind, undwobei sich die CA-Schicht (34) im Allgemeinen parallel zu den ersten und zweiten Streifen (31a, 31b) erstreckt und im Allgemeinen senkrecht zu den ersten und zweiten CB-Schichten (36a, 36b) angeordnet ist.

公开(公告)号：DE102012215529B4

公开(公告)日：2018-07-12

申请号：DE102012215529

申请日：2012-08-31

Applicant: GLOBALFOUNDRIES INC

Inventor： TARRABBIA MARC ,  GULLETTE JAMES B ,  RASHED MAHBUB ,  DOMAN DAVID S ,  LIN IRENE Y ,  LORENZ INGOLF ,  HO LARRY ,  NGUYEN CHINH ,  KIM JEFF ,  KYE JONGWOOK ,  MA YUANGSHENG ,  DENG YUNFEI ,  AGUR ROD ,  RHEE SEUNG-HYUN ,  STEPHENS JASON E ,  JOHNSON SCOTT ,  KENGRI SUBRAMANI ,  VENKATESAN SURESH

IPC: H01L23/522 ,  H01L21/768 ,  H01L23/535

Abstract: Halbleitervorrichtung umfassend:ein Halbleitersubstrat (12) mit einem Diffusionsgebiet (14a, 14b);einen Transistor (16), der innerhalb des Diffusionsgebiets (14a, 14b) vorgesehen ist und ein Sourcegebiet (18), ein Draingebiet (20) und ein Gate (22) aufweist;eine Stromschiene (26a, 26b), die außerhalb des Diffusionsgebiets (14a, 14b) in einer Metallschicht (25) angeordnet ist;eine Metallkontaktstiftschicht (38), die in der Metallschicht (25) angeordnet ist, sich von dem Diffusionsgebiet (14a, 14b) zu einem Gebiet außerhalb des Diffusionsgebiets (14a, 14b) erstreckt und mit dem Transistor (16) elektrisch verbunden ist;eine Kontaktschicht (28a, 28b), die über dem Substrat (12) und unter der Metallschicht (25) angeordnet ist; undeine Durchkontaktierung (36), die zwischen der Kontaktschicht (28a, 28b) und der Stromschiene (26a, 26b) angeordnet ist, um die Kontaktschicht (28a, 28b) mit der Stromschiene (26a, 26b) elektrisch zu verbinden; undwobei die Kontaktschicht (28a, 28b) einen ersten Bereich (30a, 30b) mit einer ersten Länge, der außerhalb des Diffusionsgebiets (14a, 14b) und unter der Stromschiene (26a, 26b) angeordnet ist, und einen zweiten Bereich (32a, 32b) mit einer zweiten Länge, der sich von dem ersten Bereich (30a, 30b) in das Diffusionsgebiet (14a, 14b) erstreckt und mit dem Transistor (16) elektrisch verbunden ist, aufweist.

公开(公告)号：DE102018200549A1

公开(公告)日：2018-11-08

申请号：DE102018200549

申请日：2018-01-15

Applicant: GLOBALFOUNDRIES INC

Inventor： MITTAL ANURAG ,  RASHED MAHBUB

IPC: H01L23/52 ,  H01L21/768 ,  H01L21/84 ,  H01L27/12 ,  H01L29/78

Abstract: Zwischen Source/Drain eines ebenen Transistors und einer lokalen Zwischenverbindung oder einer ersten Metallisierungsschichtversorgungsleitung wird eine elektrische Verbindung bereitgestellt, umfassend einen ersten Kontaktbereich, der an Source/Drain elektrisch gekoppelt ist, einen zweiten Kontaktbereich, der an den ersten Kontaktbereich und ein Gate des Transistors elektrisch gekoppelt ist, und eine V, die an die lokale Zwischenverbindung oder die erste Metallislerungsschichtversorgungsleitung elektrisch gekoppelt ist. In dem Transistor fehlt ein Grabensilizid. Auf Basis des Kontaktbereichs wird auch eine Versorgungsleitungsstütze bereitgestellt, umfassend einen ersten Kontaktbereich, einen zweiten Kontaktbereich und an einer bidirektionalen V-Klemme über und elektrisch gekoppelt an den ersten Kontaktbereich und eine Vüber und elektrisch gekoppelt an den zweiten Kontaktbereich und an die bidirektionale V-Klemme. Die Versorgungsleitungsstütze kann in einer Halbleiterstruktur vorgesehen sein, die ebene Transistoren umfasst, in der der erste Kontaktbereich und der zweite Kontaktbereich an Source/Drain eines Transistors elektrisch gekoppelt sind. Ein Gate-Kontakt vom Via-Typ ist an den zweiten Kontaktbereich unter der Velektrisch gekoppelt. Die erste Metallisierungsschicht und/oder die Kontaktbereiche können aus einem Nicht-Kupfer-Schwermetall mit einer kleinsten Fläche gebildet sein, die kleiner ist als die von Kupfer.

公开(公告)号：DE102016208588A1

公开(公告)日：2017-03-16

申请号：DE102016208588

申请日：2016-05-19

Applicant: GLOBALFOUNDRIES INC

Inventor： MITTAL ANURAG ,  RASHED MAHBUB

IPC: H01L21/8238

Abstract: Ein offenbartes Verfahren, eine offenbarte Vorrichtung und/oder ein offenbartes System umfassen ein Bereitstellen eines Designs zur Herstellung einer Halbleitervorrichtung. Auf einem Schaltungslayout wird eine erste funktionale Zelle mit einer ersten Breite platziert. Es wird eine Bestimmung durchgeführt, ob wenigstens ein Transistor der ersten funktionalen Zelle in Durchlaufrichtung oder in Sperrrichtung vorzuspannen ist. Neben der ersten funktionalen Zelle wird auf dem Schaltungslayout zur Bereitstellung einer ersten Vorspannungswanne innerhalb der Gesamtbereite der ersten und zweiten funktionalen Zelle in Antwort auf die Bestimmung, ob wenigstens ein Transistor in Durchlaufrichtung oder in Sperrrichtung vorzuspannen ist, eine zweite funktionale Zelle mit einer zweiten Breite platziert.

公开(公告)号：DE102016215939A1

公开(公告)日：2017-03-02

申请号：DE102016215939

申请日：2016-08-25

Applicant: GLOBALFOUNDRIES INC

Inventor： MITTAL ANURAG ,  RASHED MAHBUB

IPC: G06F17/50

Abstract: Wenigstens ein hierin offenbartes Verfahren, eine hierin offenbarte Vorrichtung und ein hierin offenbartes System umfassen ein Bereitstellen eines Designs zum Herstellen einer Halbleitervorrichtung. Es wird eine Betriebsmodellierung eines Halbleitervorrichtungsschaltungsentwurfs durchgeführt. Es wird wenigstens ein Transistor zur Bereitstellung einer ersten Spannung, um den Transistor in Durchlassrichtung vorzuspannen, oder einer zweiten Spannung, um den Transistor in Sperrrichtung vorzuspannen, identifiziert. Auf Basis der Identifizierung des wenigstens einen Transistors zum Bereitstellen der ersten Spannung, um den Transistor in Durchlassrichtung vorzuspannen, und/oder der zweiten Spannung, um den Transistor in Sperrrichtung vorzuspannen, wird eine Verzögerung zur Einstellung einer dem Transistor zugeordneten Taktung bereitgestellt.

公开(公告)号：DE102014207415A1

公开(公告)日：2014-11-20

申请号：DE102014207415

申请日：2014-04-17

Applicant: GLOBALFOUNDRIES INC

Inventor： RASHED MAHBUB ,  KIM JUHAN ,  DENG YUNFEI ,  VENKATESAN SURESH

IPC: H01L21/8238 ,  H01L21/768 ,  H01L27/092

Abstract: Es wird ein Verfahren mit einem Bilden von ersten und zweiten Transistorvorrichtungen in und über benachbarten aktiven Gebieten bereitgestellt, die durch einen Isolationsbereich beabstandet sind, wobei die Transistoren einen Source/Drain-Bereich und eine gemeinsame Gatestruktur aufweisen. Das Verfahren umfasst ferner ein Bilden einer durchgehenden leitfähigen Leitung, die sich quer zu dem Isolationsbereich erstreckt und mit den Source/Drain-Bereichen der Transistoren verbunden ist, und ein Ätzen der durchgehenden leitfähigen Leitung zum Bilden von getrennten ersten und zweiten einheitlichen leitfähigen Source/Drain-Kontaktstrukturen, die mit den Source/Drain-Bereichen der entsprechenden ersten und zweiten Transistoren verbunden sind. Es wird weiterhin eine Vorrichtung bereitgestellt, die eine Gatestruktur, Source/Drain-Bereiche, erste und zweite einheitliche leitfähige Source/Drain-Kontaktstrukturen, wobei eine jede davon mit einem der Source/Drain-Bereiche verbunden ist, und erste und zweite leitfähige Durchkontaktierungen umfasst, die mit den entsprechenden ersten und zweiten einheitlichen leitfähigen Source/Drain-Kontaktstrukturen verbunden sind.

公开(公告)号：DE102012215529A1

公开(公告)日：2013-07-18

申请号：DE102012215529

申请日：2012-08-31

Applicant: GLOBALFOUNDRIES INC

Inventor： TARRABBIA MARC ,  GULLETTE JAMES B ,  RASHED MAHBUB ,  DOMAN DAVID S ,  LIN IRENE Y ,  LORENZ INGOLF ,  HO LARRY ,  NGUYEN CHINH ,  KIM JEFF ,  KYE JONGWOOK ,  MA YUANGSHENG ,  DENG YUNFEI ,  AGUR ROD ,  RHEE SEUNG-HYUN ,  STEPHENS JASON E ,  JOHNSON SCOTT ,  KENGRI SUBRAMANI ,  VENKATESAN SURESH

IPC: H01L23/522 ,  H01L21/768 ,  H01L23/535

Abstract: Eine Halbleitervorrichtung umfasst ein Halbleitersubstrat mit einem Diffusionsgebiet. Ein Transistor ist innerhalb des Diffusionsgebiets gebildet. Eine Stromschiene ist außerhalb des Diffusionsgebiets angeordnet. Eine Kontaktschicht ist über dem Substrat und unter der Stromschiene angeordnet. Eine Durchkontaktierung ist zwischen der Kontaktschicht und der Stromschiene angeordnet, um die Kontaktschicht mit der Stromschiene elektrisch zu verbinden. Die Kontaktschicht weist eine erste Länge, die außerhalb des Diffusionsgebiets angeordnet ist, und eine zweite Länge, die sich von der ersten Länge in das Diffusionsgebiet erstreckt und mit dem Transistor elektrisch verbunden ist, auf.

公开(公告)号：DE102014207415B4

公开(公告)日：2020-12-24

申请号：DE102014207415

申请日：2014-04-17

Applicant: GLOBALFOUNDRIES INC

Inventor： RASHED MAHBUB ,  KIM JUHAN ,  DENG YUNFEI ,  VENKATESAN SURESH

IPC: H01L21/8234 ,  H01L21/768 ,  H01L27/092 ,  H01L27/118

Abstract: Verfahren, umfassend:Bilden einer ersten und einer zweiten Transistorvorrichtung in und über benachbarten ersten und zweiten aktiven Gebieten (112A/B, 112C/D), die durch einen in einem Halbleitersubstrat gebildeten Isolationsbereich (124) beabstandet sind, wobei die erste Transistorvorrichtung einen ersten Steg (116), in dem ein erster Source/Drain-Bereich (118) gebildet ist, aufweist, die zweite Transistorvorrichtung einen zweiten Steg (116) aufweist, in der ein zweiter Source/Drain-Bereich (118) gebildet ist, und wobei die erste und die zweite Transistorvorrichtung eine gemeinsame Gatestruktur (114A/B) aufweisen; danachBilden eines dielektrischen Materials (126) zwischen dem ersten Steg und dem zweiten Steg (116), derart, dass die Stege (116) und das dielektrische Material eine planare Oberfläche bilden;Bilden einer strukturierten durchgehenden leitfähigen Leitung (120) auf dem dielektrischen Material und dem ersten und dem zweiten Steg (116), die sich quer zum Isolationsbereich (124) erstreckt, wobei die durchgehende leitfähige Leitung jeweils den ersten Steg und den zweiten Steg (116) der ersten und der zweiten Transistorvorrichtung kontaktiert; undDurchführen eines Ätzprozesses durch eine strukturierte Maskenschicht auf der wenigstens einen durchgehenden leitfähigen Leitung zum Bilden einer ersten und einer davon getrennten zweiten einheitlichen leitfähigen Source/Drain-Kontaktstruktur (120A/B, 120C/D), wobei die erste einheitliche leitfähige Source/Drain-Kontaktstruktur (120A/B, 120C/D) den ersten Source/Drain-Bereich (118) kontaktiert und die zweite einheitliche leitfähige Source/Drain-Kontaktstruktur (120B/A, 120D/C) den zweiten Source/Drain-Bereich (118) kontaktiert.

公开(公告)号：DE102012219376B4

公开(公告)日：2020-08-20

申请号：DE102012219376

申请日：2012-10-24

Applicant: GLOBALFOUNDRIES INC

Inventor： RASHED MAHBUB ,  SOSS STEVEN ,  KYE JONGWOOK ,  LIN IRENE Y ,  GULLETTE JAMES BENJAMIN ,  NGUYEN CHINH ,  KIM JEFF ,  TARABBIA MARC ,  MA YUANSHENG ,  DENG YUNFEI ,  AUGUR ROD ,  RHEE SEUNG-HYUAN ,  JOHNSON SCOTT ,  KENGERI SUBRAMANI ,  VENKATESAN SURESH

IPC: H01L23/52 ,  H01L21/768 ,  H01L21/822

Abstract: Halbleitervorrichtung (20), umfassend:ein Halbleitersubstrat (22);ein erster Transistor (24a) und ein zweiter Transistor (24b), die auf dem Halbleitersubstrat (22) ausgebildet sind, wobei die Transistoren (24a, 24b) jeweils einen Sourcebereich (26), einen Drainbereich (28) und einen Gatebereich (30) aufweisen, wobei die Gatebereiche (30) der Transistoren (24a, 24b) als geradlinige Streifen (31) gebildet sind, die zueinander parallel angeordnet sind;eine erste lokale Verbindungsschicht (34), die mit dem Sourcebereich (26) und/oder dem Drainbereich (28) des ersten Transistors (24a) elektrisch verbunden ist; undeine zweite lokale Verbindungschicht (36), die mit beiden Gatebereichen (30) der Transistoren (24a, 24b) und mit der ersten lokalen Verbindungsschicht (34) elektrisch verbunden ist,wobei sich die erste lokale Verbindungsschicht (34) zwischen einem ersten Ende (40) und einem zweiten Ende (42) erstreckt und wobei die zweite lokale Verbindungsschicht (36) an der Mitte zwischen den Enden (40, 42) der ersten lokalen Verbindungsschicht angeordnet ist.

公开(公告)号：DE102019213961A1

公开(公告)日：2020-04-16

申请号：DE102019213961

申请日：2019-09-13

Applicant: GLOBALFOUNDRIES INC

Inventor： SIDDIQI ARIF A ,  KIM JUHAN ,  RASHED MAHBUB

IPC: G05F3/20 ,  G05F1/577

Abstract: Ausführungsformen der Erfindung stellen eine Schaltungsstruktur zum Erzeugen einer Vollbereichsvorspannung bereit, umfassend: einen Logiksteuerknoten; erste und zweite Spannungsgeneratoren, die mit dem Logiksteuerknoten gekoppelt sind, wobei die ersten und zweiten Spannungsgeneratoren konfiguriert sind, um eine positive Spannungsausgabe an einem positiven Spannungsknoten und eine negative Spannungsausgabe an einem negativen Spannungsknoten zu erzeugen; erste und zweite Multiplexerzellen, die mit dem Logiksteuerknoten gekoppelt sind und die so konfiguriert sind, dass sie den vom ersten oder zweiten positiven Spannungsknoten empfangenen positiven Spannungspegel und den vom ersten oder zweiten negativen Spannungsknoten empfangenen negativen Spannungspegel multiplexen, um eine gemultiplexte Ausgabe bereitzustellen; und einen Ausgangsknoten, der mit jeder der ersten Multiplexerzelle und der zweiten Multiplexerzelle gekoppelt ist und der ausgebildet ist, um die gemultiplexte Ausgabe zu empfangen, um einen Vorspannungsbereich für mindestens einen Transistor mit einem Substratgate-Anschluss bereitzustellen.