中科微点-全球专利检索

  1. Login
  2. Sign Up

Search Results

42 records (took 0.022 seconds)

    Erhöhte Integrität von Metallgatestapeln mit großem ε durch Bewahren eines Lackmaterials über Endbereichen von Gateelektrodenstrukturen
    2.
    发明专利
    Erhöhte Integrität von Metallgatestapeln mit großem ε durch Bewahren eines Lackmaterials über Endbereichen von Gateelektrodenstrukturen 未知

    公开(公告)号：DE102011090165B4

    公开(公告)日：2017-02-23

    申请号：DE102011090165

    申请日：2011-12-30

    Applicant: GLOBALFOUNDRIES INC

    Inventor： KRONHOLZ STEPHAN-DETLEF ,  JAVORKA PETER ,  WIATR MACIEJ

    IPC: H01L21/8238 ,  G03F7/20 ,  H01L21/66 ,  H01L21/762 ,  H01L29/423

    Abstract: Verfahren mit: Herstellen eines Testbauelements mit Bilden eines Gateschichtstapels eines Halbleiterbauelements über einem ersten aktiven Gebiet, einem zweiten aktiven Gebiet und einem Isolationsgebiet, das das erste und das zweite aktive Gebiet entlang einer Breitenrichtung voneinander lateral trennt, wobei der Gateschichtstapel ein dielektrisches Material mit großem ε aufweist; Bilden einer ersten Gateelektrodenstruktur und einer zweiten Gateelektrodenstruktur aus dem Gateschichtstapel, wobei die erste und die zweite Gateelektrodenstruktur lateral entlang der Breitenrichtung ausgerichtet sind und über dem Isolationsgebiet durch einen lateralen Abstand entsprechend den Entwurfsregeln getrennt sind; Bilden einer Anstandshalterschicht; Bilden einer anfänglichen Lackmaske derart, dass diese das zweite aktive Gebiet und die zweite Gateelektrodenstruktur selektiv abdeckt, wobei die anfängliche Lackmaske im unteren Bereich einen ausgeprägten Lackfuß aufweist, was merklich die weitere Bearbeitung des Testbauelements beim Strukturieren der Abstandshalterschicht und bei der Herstellung von Vertiefungen in dem ersten aktiven Gebiet beeinflussen würde; und Ausführen eines Lacktestätzprozesses an dem Testbauelement auf der Grundlage eines vordefinierten Ätzrezepts derart, dass Lackmaterial zumindest an einem Fußbereich der Lackmaske abgetragen wird, um eine reduzierte Lackmaske bereitzustellen; Bestimmen eines Grades an Materialerosion beim Ausführen des Lacktestätzprozesses auf der Grundlage des vordefinierten Ätzrezepts und des lateralen Abstands; Bilden eines Halbleiterbauelements mit der gleichen Transistorgestaltungsform wie beim Testbauelement mit einer modifizierten Lackmaske, wobei eine laterale Überlappung der modifizierten Lackmaske unter Verwendung des bestimmten Grades an Materialerosion derart eingestellt ist, dass bei Freilegen eines Endbereichs der zweiten Gateelektrodenstruktur über dem Isolationsgebiet während des Lackätzprozesses auf der Grundlage des vordefinierten Ätzrezepts vermieden wird.

    Unterschiedliche Schwellwertspannungseinstellung in PMOS-Transistoren durch unterschiedliche Herstellung eines Kanalhalbleitermaterials
    3.
    发明专利
    Unterschiedliche Schwellwertspannungseinstellung in PMOS-Transistoren durch unterschiedliche Herstellung eines Kanalhalbleitermaterials 未知

    公开(公告)号：DE102010063781B4

    公开(公告)日：2016-08-11

    申请号：DE102010063781

    申请日：2010-12-21

    Applicant: GLOBALFOUNDRIES DRESDEN MOD 1 ,  GLOBALFOUNDRIES INC

    Inventor： JAVORKA PETER ,  WIATR MACIEJ ,  KRONHOLZ STEPHAN-DETLEF

    IPC: H01L21/8234 ,  H01L27/088 ,  H01L27/092

    Abstract: Verfahren mit: Bilden einer schwellwertspannungseinstellenden Halbleiterlegierung auf einem ersten Halbleitergebiet, während ein zweites Halbleitergebiet maskiert ist, wobei Bilden der schwellwertspannungseinstellenden Halbleiterlegierung Bilden eines silizium- und germaniumenthaltenden Halbleitermaterials umfasst; Bilden einer ersten Gateelektrodenstruktur eines ersten p-Kanaltransistors mit einer ersten Gatelänge über dem ersten Halbleitergebiet, das die schwellwertspannungseinstellende Halbleiterlegierung aufweist; Bilden einer zweiten Gateelektrodenstruktur eines zweiten p-Kanaltransistors mit einer zweiten Gatelänge, die kleiner ist als die erste Gatelänge, auf dem zweiten Halbleitergebiet, wobei die erste und die zweite Gateelektrodenstruktur ein dielektrisches Material mit großem ε enthalten, wobei die zweite Gatelänge 50 nm oder kleiner ist; Ausführen einer Wannenimplantationssequenz derart, dass die maximale Wannendotierstoffkonzentration vor dem Bilden der ersten und der zweiten Gateelektrodenstruktur eingestellt wird; Bilden eines ersten Drain- und Sourcegebiets in dem ersten Halbleitergebiet; und Bilden eines zweiten Drain- und Sourcegebiets in dem zweiten Halbleitergebiet, wobei die ersten und zweiten Drain- und Sourcegebiete die gleiche Leitfähigkeitsart besitzen.

    Reduzieren der Topographie von Isolationsgebieten bei der Herstellung einer Kanalhalbleiterlegierung in Transistoren
    5.
    发明专利
    Reduzieren der Topographie von Isolationsgebieten bei der Herstellung einer Kanalhalbleiterlegierung in Transistoren 未知

    公开(公告)号：DE102011079836A1

    公开(公告)日：2013-01-31

    申请号：DE102011079836

    申请日：2011-07-26

    Applicant: GLOBALFOUNDRIES INC

    Inventor： KRONHOLZ STEPHAN-DETLEF ,  JAVORKA PETER ,  WIATR MACIEJ

    IPC: H01L21/8238 ,  H01L21/308 ,  H01L21/316 ,  H01L27/092

    Abstract: Bei der Herstellung komplexer Transistoren, in denen Metallgateelektrodenstrukturen in einer frühen Fertigungsphase strukturiert werden, wird bei der Herstellung eines Kanalhalbleitermaterials für p-Kanaltransistoren ein symmetrischer Prozessablauf im Hinblick auf die Materialerosion von Isolationsgebieten implementiert. Zusätzlich wird eine Oberflächenbehandlung ausgeführt, in der die Haftfähigkeit des Lackmaterials bei der Herstellung einer Lackmaske, die zur Symmetrisierung des Prozessablaufs dient, deutlich verbessert wird, so dass eine Unterwanderung durch Ätzmittel unterbunden oder zumindest deutlich verringert wird. Daher können die komplexen Transistoren unter deutlich günstigeren Prozessbedingungen hergestellt werden, so dass insgesamt die Leistungsfähigkeit sowie auch die Ausbeute verbessert werden.

    Verfahren, das einen Austausch einer Dummy-Gate-Struktur durch eine Gate-Struktur, die ein ferroelektrisches Material enthält, umfasst und zugehörige Halbleiterstruktur
    9.
    发明专利
    Verfahren, das einen Austausch einer Dummy-Gate-Struktur durch eine Gate-Struktur, die ein ferroelektrisches Material enthält, umfasst und zugehörige Halbleiterstruktur 未知

    公开(公告)号：DE102015216902B4

    公开(公告)日：2017-03-16

    申请号：DE102015216902

    申请日：2015-09-03

    Applicant: GLOBALFOUNDRIES INC

    Inventor： WIATR MACIEJ ,  FLACHOWSKY STEFAN

    IPC: H01L27/11517 ,  H01L21/8239 ,  H01L29/788

    Abstract: Ein Verfahren, das umfasst: Bereitstellen eines Substrats (101), das ein Halbleitermaterial enthält; Vertiefen eines ersten Bereichs (102) des Substrats (101) relativ zu einem zweiten Bereich (103) des Substrats (101); Bilden eines aktiven Gebiets (204) eines ersten Transistors (620, 720) in dem vertieften ersten Bereich (102) des Substrats (101); Bilden eines aktiven Gebiets (205) eines zweiten Transistors (621, 721) in dem zweiten Bereich (103) des Substrats (101); Bilden einer ersten Dummy-Gate-Struktur (320) über dem aktiven Gebiet (204) des ersten Transistors (620, 720); Bilden einer zweiten Dummy-Gate-Struktur (321) über dem aktiven Gebiet (205) des zweiten Transistors (621, 721); Austauschen von zumindest einem Teil der ersten Dummy-Gate-Struktur (320) durch zumindest einen Teil einer Gate-Struktur (601, 701) des ersten Transistors (620); und Austauschen von zumindest einem Teil der zweiten Dummy-Gate-Struktur (321) durch zumindest einen Teil einer Gate-Struktur (501) des zweiten Transistors (621, 721); wobei die Gate-Struktur (601, 701) des ersten Transistors (620, 720) ein ferroelektrisches Material enthält und die Gate-Struktur (501) des zweiten Transistors (621, 721) kein ferroelektrisches Material enthält.

Patent Agency Ranking