公开(公告)号：DE102016204600A1

公开(公告)日：2016-12-08

申请号：DE102016204600

申请日：2016-03-21

Applicant: IBM

Inventor： ECKERT MARTIN ,  KUNIGKEIT ECKHARDT ,  TORREITER OTTO A ,  TRIANNI QUINTINO L

IPC: H01L21/60 ,  H01L21/66 ,  H01L25/065

Abstract: Es wird ein Verfahren zum Löten dreidimensionaler integrierter Schaltungen bereitgestellt. Eine dreidimensionale integrierte Schaltung wird auf eine Basistemperatur erwärmt, wobei die Basistemperatur niedriger als der Schmelzpunkt eines Lötmittels ist und wobei die dreidimensionale integrierte Schaltung eine Mehrzahl von Lötkontakthügeln umfasst. Eine erste Auf-Chip-Wärmequelle lässt einen ersten Teil der Mehrzahl von Lötkontakthügeln wiederaufschmelzen, der sich innerhalb einer ersten lokalen Hitzezone befindet. Eine zweite Auf-Chip-Wärmequelle lässt einen zweiten Teil der Mehrzahl von Lötkontakthügeln wiederaufschmelzen, der sich innerhalb einer zweiten lokalen Hitzezone befindet.

公开(公告)号：GB2513330A

公开(公告)日：2014-10-29

申请号：GB201307294

申请日：2013-04-23

Applicant: IBM

Inventor： STRACH THOMAS ,  ECKERT MARTIN ,  HARRER HUBERT

IPC: G01R31/317 ,  G01R29/26 ,  G01R31/30

Abstract: A power noise histogram of a computer system is determined using a skitter circuit (40) with multiple skitter bins (48), each skitter bin (48) being connected to a signal line (49) and a counter circuit (64) at one or more clock cycles. The counter is incremented when the respective skitter bin (48) is enabled. The skitter bins are calibrated to supply voltage and are used to measure a voltage distribution during computer operation. The supply voltage to the circuit may be varied and the skitter bin that fails or the lowest successful skitter bin may be determined. This may be used to set the operating voltage or a guard band voltage. The voltage distribution may be extrapolated beyond the boundaries of the range of skitter bins. The probability of failure of the computer system for a given voltage may be calculated.

公开(公告)号：GB2511087A

公开(公告)日：2014-08-27

申请号：GB201303177

申请日：2013-02-22

Applicant: IBM

Inventor： KUNIGKEIT ECKHARD ,  ECKERT MARTIN ,  TRIANNI QUINTINO LORENZO ,  TORREITER OTTO ANDREAS

IPC: H01L21/66

Abstract: A method for electrical testing of a 3D integrated circuit chip stack is described. The 3D integrated circuit chip stack comprises at least a first integrated circuit chip (300) and a second integrated circuit chip (400). The first integrated circuit chip (300) and the second integrated circuit chip (400) are not soldered together for performing electrical testing. The testing improves yield by allowing defective chips to be found prior to soldering of the chip to the IC chip stack. The assembly for holding the IC chips during testing comprises holes 220 in its sidewalls which allow a vacuum to be formed between the chips, creating a mechanical connection between the chips.

公开(公告)号：DE102016204600B4

公开(公告)日：2021-03-18

申请号：DE102016204600

申请日：2016-03-21

Applicant: IBM

Inventor： ECKERT MARTIN ,  KUNIGKEIT ECKHARDT ,  TORREITER OTTO A ,  TRIANNI QUINTINO L

IPC: H01L21/60 ,  H01L21/66 ,  H01L25/065

Abstract: Verfahren, aufweisend:Erwärmen (525) einer dreidimensionalen integrierten Schaltung (400) auf eine Basistemperatur, wobei die Basistemperatur unterhalb einer Schmelztemperatur eines Lötmittels liegt und wobei die dreidimensionale integrierte Schaltung (400) eine Mehrzahl von Lötkontakthügeln (120) umfasst, die zwischen vertikal gestapelten Halbleiterplättchen (405, 410, 415) angeordnet sind;Aktivieren einer ersten Auf-Chip-Wärmequelle, um einen ersten Teil der Mehrzahl von Lötkontakthügeln (120), der sich innerhalb einer ersten lokalen Hitzezone befindet, wiederaufschmelzen zu lassen, wobei die erste lokale Hitzezone eine Temperatur aufweist, die höher als oder gleich hoch wie die Schmelztemperatur des Lötmittels ist; undAktivieren einer zweiten Auf-Chip-Wärmequelle, um einen zweiten Teil der Mehrzahl von Lötkontakthügeln (120), der sich innerhalb einer zweiten lokalen Hitzezone befindet, wiederaufschmelzen zu lassen, wobei die zweite lokale Hitzezone eine Temperatur aufweist, die höher als oder gleich hoch wie die Schmelztemperatur des Lötmittels ist,wobei die erste Auf-Chip-Wärmequelle und / oder die zweite Auf-Chip-Wärmequelle einen oder mehrere Prozessorkerne (420) umfassen.

公开(公告)号：GB2519752A

公开(公告)日：2015-05-06

申请号：GB201319034

申请日：2013-10-29

Applicant: IBM

Inventor： TORREITER OTTO ANDREAS ,  ECKERT MARTIN ,  ZOELLIN CHRISTIAN

IPC: G11C29/26 ,  G01R31/317 ,  G01R31/3187 ,  G06F11/27 ,  G11C29/12

Abstract: A method and apparatus for performing an array built-in self-test (ABIST) on an electronic circuit 100 comprising a memory 110 with two or more memory arrays 111-115 and two or more array built-in self-test engines 116-120, each engine associated with a different memory array 111-115, and each engine associated with a programmable delay unit DU1-DU5, preferably a dedicated separate delay unit. The disclosed method comprises the following steps: determine at least one delay value (dn) corresponding to an array built-in self-test engine 116-120 and the delay value (dn) depending on the execution time (tdn) for testing the memory array; provide at least one delay value (dn) to the programmable delay unit DU1-DU5; the method continues by delaying the start of the ABIST engine 116-120 depending on the respective delay value (dn). The delay value (dn) may be determined from the test duration (tdn) of an associated memory cell and the maximum of all test durations (tdmax), for example the difference between tdmax and tdn.. The delay values (dn) may also be chosen such that some or all sets of ABIST engines start processing at different times so as to avoid fluctuations and disturbances in supply currents. Preferably the delay times maybe chosen such that all of the ABIST engines terminate or stop at the same point in time (tend) (figure 5). The termination point is monitored by a dedicated monitoring unit. The programmable delay unit(s) DU1-DU5 may be adapted to generate a start signal after expiry of the delay value (dn) in order to start processing of the associated ABIST engine.

公开(公告)号：DE102014101114A1

公开(公告)日：2014-10-23

申请号：DE102014101114

申请日：2014-01-30

Applicant: IBM

Inventor： ECKERT MARTIN ,  HARRER HUBERT ,  STRACH THOMAS

IPC: G06F11/22

Abstract: Die Erfindung bezieht sich auf ein Verfahren zum Festlegen eines Histogramms des Leistungsrauschens eines Computersystems, wobei das Computersystem eine Skitter-Schaltung (40) mit mehreren Skitter-Bins (48) aufweist, wobei der Skitter-Bin (48) jeweils mit einer Signalleitung (49) bei einem oder mehreren Taktzyklen verbunden ist, wobei das Verfahren aufweist: (i) Verbinden jedes Skitter-Bin (48) mit einer einzelnen Skitter-Schaltung (64); (ii) Erhöhen eines Zählers (64), wenn der entsprechende Skitter-Bin (48) freigegeben ist.

公开(公告)号：GB2503442A

公开(公告)日：2014-01-01

申请号：GB201211280

申请日：2012-06-26

Applicant: IBM

Inventor： ECKERT MARTIN ,  SIVIERO CLAUDIO ,  SUPPER JOCHEN ,  WINKEL THOMAS-MICHAEL ,  TORREITER OTTO ANDREAS ,  FRECH ROLAND

IPC: G01R31/08 ,  G01R27/16 ,  G01R31/00

Abstract: A network power fault detection method comprises instructing at least one first network device to temporarily disconnect from a power supply path of a network, and measuring, at a second network device connected to the network, at least one characteristic of the power supply path of the network while the first network device is temporarily disconnected from the network. The measured characteristic may be voltage and/or current from which impedance may be determined. The network device may comprise a receiver 210 coupled to a bus 202 to receive an instruction to disconnect. A switch 220 activates to disconnect the device and a measurement unit 230 measures a property. Impedance is calculated by unit 240 and may be communicated via the bus to another network device. Network topology can be used to determine fault location. The network may be on a vehicle and may be an electrical or optical network.