公开(公告)号：JP2010153786A

公开(公告)日：2010-07-08

申请号：JP2009224423

申请日：2009-09-29

Applicant: Internatl Business Mach Corp ,  インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation

Inventor： SHI YUN ,  BOTULA ALAN BERNARD ,  JOSEPH ALVIN JOSE ,  SLINKMAN JAMES ALBERT ,  EDWARD J NOWAKU

IPC: H01L29/786 ,  H01L21/3205 ,  H01L21/76 ,  H01L21/762 ,  H01L21/768 ,  H01L21/822 ,  H01L23/52 ,  H01L27/04 ,  H01L27/08

CPC classification number: H01L27/1203 ,  H01L21/743 ,  H01L21/76224 ,  H01L21/76251 ,  H01L21/84

Abstract: PROBLEM TO BE SOLVED: To provide a semiconductor structure capable of performing signal isolation which is enhanced with respect to a semiconductor device from a bottom semiconductor layer in an SOI (Semiconductor On Insulator) substrate, a method for manufacturing the semiconductor structure, and a method for operating the semiconductor structure. SOLUTION: In a method for forming a semiconductor structure, a doped contact region 18 having an opposite conductivity type as a bottom semiconductor layer 10 is provided under a buried insulator layer 20 in the bottom semiconductor layer 10, and at least one conductive via structure 47 and 77 extends from an interconnect-level metal line 94 through a middle-of-line (MOL) dielectric layer 80, a shallow trench isolation structure 33 in a top semiconductor layer 30, and a buried insulator layer 20 to the doped contact region 18. COPYRIGHT: (C)2010,JPO&INPIT

Abstract translation: 要解决的问题：为了提供一种能够执行信号隔离的半导体结构，其在SOI（半导体绝缘体）衬底中的底部半导体层相对于半导体器件增强，半导体结构的制造方法， 以及用于操作半导体结构的方法。 解决方案：在用于形成半导体结构的方法中，在底部半导体层10中的掩埋绝缘体层20的下方设置具有与底部半导体层10相反的导电类型的掺杂接触区域18，并且至少一个导电 通孔结构47和77从互连级金属线94延伸穿过中间线（MOL）电介质层80，顶部半导体层30中的浅沟槽隔离结构33和掺杂的 联系区域18.版权所有（C）2010，JPO＆INPIT

公开(公告)号：WO2012177375A3

公开(公告)日：2014-05-01

申请号：PCT/US2012040372

申请日：2012-06-01

Applicant: IBM ,  CAMILLO-CASTILLO RENATA ,  DAHLSTROM ERIK M ,  GAUTHIER ROBERT J ,  GEBRESELASIE EPHREM G ,  PHELPS RICHARD A ,  SHI YUN ,  STRICKER ANDREAS

Inventor： CAMILLO-CASTILLO RENATA ,  DAHLSTROM ERIK M ,  GAUTHIER ROBERT J ,  GEBRESELASIE EPHREM G ,  PHELPS RICHARD A ,  SHI YUN ,  STRICKER ANDREAS

IPC: H01L29/02

CPC classification number: H01L29/7315 ,  G06F17/5063 ,  H01L27/0262 ,  H01L29/66393 ,  H01L29/7436

Abstract: Device structures, fabrication methods, operating methods, and design structures for a silicon controlled rectifier. The method includes applying a mechanical stress to a region of a silicon controlled rectifier (SCR) at a level sufficient to modulate a trigger current of the SCR. The device and design structures include an SCR (62) with an anode (63), a cathode (65), a first region (14), and a second region (16) of opposite conductivity type to the first region. The first and second regions of the SCR are disposed in a current-carrying path between the anode and cathode of the SCR. A layer (26) is positioned on a top surface of a semiconductor substrate (30) relative to the first region and configured to cause a mechanical stress in the first region of the SCR at a level sufficient to modulate a trigger current of the SCR.

Abstract translation: 可控硅整流器的器件结构，制造方法，操作方法和设计结构。 该方法包括以足以调节SCR的触发电流的水平对可控硅整流器（SCR）的区域施加机械应力。 装置和设计结构包括具有阳极（63），阴极（65），第一区域（14）和与第一区域相反的导电类型的第二区域（16）的SCR（62）。 SCR的第一和第二区域设置在SCR的阳极和阴极之间的通电路径中。 层（26）相对于第一区域被定位在半导体衬底（30）的顶表面上，并且被配置为使得在SCR的第一区域中的机械应力处于足以调制SCR的触发电流的水平。

公开(公告)号：DE112012001822T5

公开(公告)日：2014-01-30

申请号：DE112012001822

申请日：2012-06-01

Applicant: IBM

Inventor： CAMILLO-CASTILLO RENATA ,  DAHLSTROM ERIK M ,  GEBRESELASLE EPHREM G ,  STRICKER ANDREAS ,  PHELPS RICHARD A ,  SHI YUN ,  GAUTHIER ROBERT J

IPC: H03K17/72 ,  G06F17/50 ,  H01L21/311 ,  H01L29/74

Abstract: Einheitenstrukturen, Fertigungsverfahren, Betriebsverfahren und Konstruktionsstrukturen für einen siliciumgesteuerten Gleichrichter. Das Verfahren beinhaltet ein Ausüben einer mechanischen Verspannung auf einen Bereich eines siliciumgesteuerten Gleichrichters (SCR) in einem Ausmaß, das zum Modulieren eines Auslösestroms des SCR ausreicht. Die Einheiten- und Konstruktionsstrukturen beinhalten einen SCR (62) mit einer Anode (63), einer Kathode (65), einem ersten Bereich (14) und einem zweiten Bereich (16) mit einem entgegengesetzten Leitfähigkeitstyp gegenüber dem ersten Bereich. Der erste und der zweite Bereich des SCR sind in einem stromführenden Pfad zwischen der Anode und der Kathode des SCR angeordnet. Eine Schicht (26) ist auf einer oberen Fläche eines Halbleitersubstrats (30) relativ zu dem ersten Bereich positioniert und so eingerichtet, dass sie eine mechanische Verspannung in dem ersten Bereich des SCR in einem Ausmaß verursacht, das zum Modulieren eines Auslösestroms des SCR ausreicht.

公开(公告)号：GB2505853B

公开(公告)日：2015-11-25

申请号：GB201400368

申请日：2012-06-01

Applicant: IBM

Inventor： CAMILLO-CASTILLO RENATA ,  DAHLSTROM ERIK M ,  GAUTHIER ROBERT J JR ,  GEBRESELASIE EPHREM G ,  PHELPS RICHARD A ,  SHI YUN ,  STRICKER ANDREAS D

IPC: H01L29/66 ,  H01L27/02

公开(公告)号：GB2505853A

公开(公告)日：2014-03-12

申请号：GB201400368

申请日：2012-06-01

Applicant: IBM

Inventor： CAMILLO-CASTILLO RENATA ,  DAHLSTROM ERIK M ,  GAUTHIER JR ROBERT J ,  GEBRESELASIE EPHREM G ,  PHELPS RICHARD A ,  SHI YUN ,  STRICKER ANDREAS D

IPC: H01L29/66 ,  H01L27/02

Abstract: Device structures, fabrication methods, operating methods, and design structures for a silicon controlled rectifier. The method includes applying a mechanical stress to a region of a silicon controlled rectifier (SCR) at a level sufficient to modulate a trigger current of the SCR. The device and design structures include an SCR (62) with an anode (63), a cathode (65), a first region (14), and a second region (16) of opposite conductivity type to the first region. The first and second regions of the SCR are disposed in a current-carrying path between the anode and cathode of the SCR. A layer (26) is positioned on a top surface of a semiconductor substrate (30) relative to the first region and configured to cause a mechanical stress in the first region of the SCR at a level sufficient to modulate a trigger current of the SCR.

公开(公告)号：DE112012000717T5

公开(公告)日：2013-11-14

申请号：DE112012000717

申请日：2012-01-18

Applicant: IBM

Inventor： SHI YUN ,  CLARK WILLIAM F

IPC: H01L21/336 ,  H01L29/78

Abstract: Es ist eine Halbleitereinheit (100) offenbart. In einer Ausführungsform beinhaltet eine Halbleitereinheit eine n-Wanne (114) innerhalb einer p-Wanne (112) in einer Siliciumschicht (107), die oben auf einer vergrabenen Oxidschicht (109) eines Silicium-auf-Isolator(SOI)-Substrats angeordnet ist; einen ersten Source-Bereich (125) und einen zweiten Source-Bereich (127) innerhalb eines Teils der p-Wanne (112); einen ersten Drain-Bereich (145) und einen zweiten Drain-Bereich (147) innerhalb eines Teils der p-Wanne (112) und innerhalb eines Teils der n-Wanne (114); sowie ein Gate (150), das oben auf der n-Wanne (114) angeordnet ist, wobei zwischen der n-Wanne (114) und der p-Wanne (112) ein Bereich mit einem lateralen hohen Feld erzeugt wird und zwischen dem Gate (150) und der n-Wanne (114) ein Bereich mit einem vertikalen hohen Feld erzeugt wird. Es ist ein zugehöriges Verfahren offenbart.

公开(公告)号：DE112012000717B4

公开(公告)日：2016-02-11

申请号：DE112012000717

申请日：2012-01-18

Applicant: IBM

Inventor： SHI YUN ,  CLARK WILLIAM F

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/84

Abstract: Halbleitereinheit, die aufweist: eine n-Wanne innerhalb einer p-Wanne in einer Siliciumschicht, wobei die Siliciumschicht oben auf einer vergrabenen Oxidschicht eines Silicium-auf-Isolator(SOI)-Substrats angeordnet ist; einen ersten Source-Bereich und einen zweiten Source-Bereich innerhalb eines Teils der p-Wanne; einen ersten Drain-Bereich und einen zweiten Drain-Bereich innerhalb eines Teils der p-Wanne und innerhalb eines Teils der n-Wanne; und ein Gate, das oben auf der n-Wanne angeordnet ist, wobei zwischen der n-Wanne und der p-Wanne ein Bereich mit einem lateralen hohen Feld erzeugt wird und zwischen dem Gate und der n-Wanne ein Bereich mit einem vertikalen hohen Feld erzeugt wird.