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    Pulsed static flip-flop
    1.
    发明专利
    Pulsed static flip-flop 有权
    PULSED STATIC FLIP-FLOP

    公开(公告)号：JP2007184925A

    公开(公告)日：2007-07-19

    申请号：JP2006351993

    申请日：2006-12-27

    Applicant: Infineon Technologies Ag ,  インフィネオン テヒノロギーズ アーゲーInfineon TechnologiesAG

    Inventor： KEPPE SIEGMAR ,  PACHA CHRISTIAN ,  ZAPF KARL

    IPC: H03K3/356 ,  H03K3/037

    CPC classification number: H03K3/35625 ,  H03K3/012

    Abstract: PROBLEM TO BE SOLVED: To provide a short set-up time, in particular, to reduce generated clock edge-to-output signal delay.
    SOLUTION: The present invention relates to a pulsed static flip-flop 1 for storing a logic state of a logic signal (/D1), the flip-flop having a first logic circuit 6 which logically combines the logic signal (/D1) with a pulsed signal (PULSE) and outputs a set signal (/SET), a second logic circuit 7 which logically combines a logic input signal (/D) with a complementary pulsed signal (/PULSE) and outputs a reset signal (/RES), and a latch device 14 having a storage means 17, 18, 19 which holds a logic hold level, the hold level being controlled by the set signal (/SET), and the hold level being tapped off as a stored logic state of the logic signal (/D1).
    COPYRIGHT: (C)2007,JPO&INPIT

    Abstract translation: 要解决的问题：提供短的设置时间，特别是减少产生的时钟边沿到输出信号延迟。 解决方案：本发明涉及一种用于存储逻辑信号（/ D1）的逻辑状态的脉冲静态触发器1，触发器具有逻辑组合逻辑信号（/ D1）的第一逻辑电路6 ）和脉冲信号（PULSE），并输出设定信号（/ SET）;第二逻辑电路7逻辑组合逻辑输入信号（/ D）与互补脉冲信号（/ PULSE），并输出复位信号（/ RES）和具有保持逻辑保持电平的存储装置17,18,19的锁存装置14，保持电平由设置信号（/ SET）控制，并且保持电平作为存储的逻辑状态被分接 的逻辑信号（/ D1）。 版权所有（C）2007，JPO＆INPIT

    Circuit-arrangement with static random access memory cell, has non-volatile memory cells coupled respectively to first and second memory nodes
    8.
    发明专利
    Circuit-arrangement with static random access memory cell, has non-volatile memory cells coupled respectively to first and second memory nodes 未知

    公开(公告)号：DE10211337A1

    公开(公告)日：2003-10-09

    申请号：DE10211337

    申请日：2002-03-14

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： PACHA CHRISTIAN ,  SCHULZ THOMAS

    IPC: G11C11/419 ,  G11C14/00 ,  G11C11/41

    Abstract: A circuit-arrangement has a SRAM-memory cell, a temporary memory circuit, first and second non-volatile memory cells (105,106) coupled to first and second memory nodes (102,103) respectively such that, in a first operational state, a first electrical potential is available at one of the nodes and a second potential is available at the other node and, in a second operational state, the first memory node is placed at the electrical potential at which it was placed in the first operational state and the second memory node is placed at the electrical potential at which it was placed in the first operational state, by utilizing the physical state of the first and of the second non-volatile memory cells (105,106), respectively. An Independent claim is given for a method of running a circuit-arrangement

    Gepulstes statisches Flip-Flop
    9.
    发明专利
    Gepulstes statisches Flip-Flop 未知

    公开(公告)号：DE102005063097B4

    公开(公告)日：2014-09-04

    申请号：DE102005063097

    申请日：2005-12-30

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： PACHA CHRISTIAN ,  KÖPPE SIEGMAR ,  ZAPF KARL

    IPC: H03K3/353

    Abstract: Gepulstes statisches Flip-Flop (1) zum Speichern eines Logikzustandes eines Logiksignals (/D1) mit: a) einer ersten Logikeinrichtung (6), welche das Logiksignal (/D1) mit einem Pulssignal (PULSE) logisch verknüpft und ein Setzsignal (/SET) ausgibt; b) einer zweiten Logikeinrichtung (7), welche das logische Eingangssignal (/D1) mit einem komplementären Pulssignal (/PULSE) logisch verknüpft und ein Rücksetzsignal (/RES) ausgibt; c) einer Latch-Einrichtung (14) mit einem Speichermittel (17, 18, 19), welches einen logischen Haltepegel hält, wobei der Haltepegel von einem von dem Setzsignal (/SET) gesteuerten ersten Push-Pull-Transistor (16) auf einen ersten logischen Pegel (VDD) einstellbar ist, und der Haltepegel von einem von dem Rücksetzsignal (/RES) gesteuerten zweiten Push-Pull-Transistor (15) auf einen zweiten logischen Pegel (VSS) einstellbar ist und der Haltepegel als gespeicherter Logikzustand des Logiksignals (/D1) abgreifbar ist, wobei die erste Logikeinrichtung (6) einen ersten und zweiten Logiktransistor (46, 47) und einen ersten und zweiten komplementären Logiktransistor (48, 49) mit jeweils einer steuerbaren Strecke und einem Steueranschluss (50, 51, 52, 53) aufweist.

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